Лекції ксх

Харківський національний університет радіоелектроніки
Комп’ютерна
схемотехніка
Лектор – докт.техн.наук, професор

Корабльов Микола Михайлович
Кафедра КІТС Корабльов М.М.

Список літератури
1. Бабич Н.П., Жуков И.А. Компьютерная схемотехника. Методы
построения и проектирования. Уч. пособ.–К.: «МК-Пресс», 2004. – 576 с.
2. Кривуля Г.Ф., Рябенький В.М., Рязанцев А.И. Компьютерная
схемотехника: учебник. – Луганск, ВНУ им. В. Даля, 2009. – 744 с.
3. Кривуля Г.Ф., Рябенький В.М., Буряк В.С. Схемотехника: Уч. пособ.
– Харьков: СМИТ, 2007. -250 с.
4. Угрюмов Е.П. Цифровая схемотехника. - СПб.: БХВ-Петербург, 2002.
- 528с.
5. Шкурко А.И., Процюк Р.О. Корнейчук В.И. Компьютерная
схемотехника в примерах и задачах. – К.: «Корнейчук», 2003. – 144 с.
6. Матвієнко Н.П., Розен В.П. Комп’ютерна схемотехніка. Навчальний
посібник. – К.: Ліра-К, 2014. – 192 с.
7. Задерейко О. В. Комп’ютерна схемотехніка та архітектура
комп’ютерів : навч.-метод. посібник / Задерейко О.В., Логінова Н. І.,
Трофименко О.Г., Троянський О. В., Гура В. І.- Одеса: Фенікс, 2020.–109 с.
8. Грушвицкий Р.И., Мурсаев А.Х., Угрюмов Е.П. Проектирование
систем на микросхемах программируемой логики. - СПб.: БХВ-Петербург,
2002. - 608 с.
9. Майоров С.А., Новиков Г.И., Структура электронных
вычислительных машин. - Л.: Машиностроение. Ленингр. Отделение,
1979. -384 с.
Студентами вивчаются:
1. Інформаційні основи комп’ютерних систем.

2. Арифметичні основи комп’ютерних систем.
3. Логичні основи комп’ютерних систем.
4. Електронні основи комп’ютерних систем.
Елементи – вузли – пристрої – комп.системи - комп.мережі
І–й семестр – операційні елементи та вузли комп’ютерних

систем:
а) комбінаційні схеми;
б) послідовностні схеми;
в) схеми контролю.
ІІ–й семестр –пристрої комп’ютерних систем:

а) операційні пристрої;
б) пристрої пам’яті;
в) логічні пристрої, що програмуються (PLDs).

ЛЕКЦІЯ 1-1
Операційні елементи та вузли

комп’ютерних систем

Операційні вузли виконують типові для цифрових

пристроїв мікрооперації, які відповідають найнизчому
ієрархічному рівню цифрових пристроїв.
Операційні вузли бувають 2-х типів:

а) комбінаційні (елементарні цифрові автомати без
пам'яті);
б) послідовністні (елементарні цифрові автомати з
пам'яттю).

ОПЕРАЦІЙНІ ВУЗЛИ КОМБІНАЦІЙНОГО ТИПУ

ЗАГАЛЬНІ ПИТАННЯ ПРОЄКТУВАННЯ
Комбінаційні схеми функціонують згідно з заданим

законом (функція може бути задана таблично, у вигляді
рівняння тощо). Їх проєктування виконується в декілька етапів:
1. Задається закон функціонування (у вигляді таблиці
істинності), з якої отримуються необхідні рівняння в СДНФ або
СКНФ;
2. Виконується реалізація отриманих рівнянь, яка залежить
від засобів, що використовуються:
а) Small Logic Cells - логічні блоки, що збираються з
логічних елементів деякого базису (використовуються в базових
матричних кристалах - Gate Array - GA);
б) реалізація функцій за допомогою послідовності
матриць І-АБО (PLA – Programmable Logic Array - програмована
логічна матриця, PAL - Programmable Array Logic - програмована
матриця логіки);
ОПЕРАЦІЙНІ ВУЗЛИ КОМБІНАЦІЙНОГО ТИПУ

ЗАГАЛЬНІ ПИТАННЯ ПРОЄКТУВАННЯ
в) реалізація функцій на універсальних логічних блоках

на основі мультиплексорів (вузли, які описуються функцією,
що задана в СДНФ (ДДНФ – досконала ДНФ));
г) реалізація функцій на логічних блоках табличного
типу (LUTs - Look Up Tables).
x1 x1
f1
2n x 1 f 2n x m
fm
xn
xn
Основним критерієм проєктуваняя вузлів і пристроїв є АТ,

де А – апаратна складність пристрою, Т – час розв’язання
задачі.
ДЕШИФРАТОРИ
Дешифратор (декодер) виконує функцію перетворення
вхідного двійкового позиційного коду в вихідний двійковий
унітарний код.
n 
x j
y i = EN (  ~
x j ), i = 0,2 − 1,
n ~
xj = 
j =1 
x j
y0 = EN x n x n −1...x 2 x1 y1 = EN x n x n−1 ...x 2 x1
y = ENx n x n −1 ...x 2 x y = ENx n x n−1 ...x 2 x1
2n − 2 1 2n −1

Рівняння для дешифратора 2 х 4
y0 = EN x 2 x 1 y1 = EN x 2 x1 y2 = ENx2 x 1 y3 = ENx 2 x1
Кожен вихід дешифратора реалізує терм. Для реалізації

довільної логічної функції на DC необхідно об'єднати відповідні
його виходи елементом АБО (елементом І-НЕ - якщо інверсні
виходи).
Дешифратор 3 х 8

Каскадне з'єднання дешифраторів

Використання дозволяючих входів дешифраторів

Реалізація довільних логічних функцій на
дешифраторах
Дешифратори спільно зі схемами АБО (І-НЕ) можна
використовувати для відтворення довільних логічних функцій. Як
приклад розглянемо схеми вироблення двох функцій:
F1 = x 3 x 2  x3 x1 , F1 = x 3 x 2 x1  x 3 x 2 x1  x3 x 2 x1  x3 x2 x1
F2 = x 3 x 2 x1  x2 x1
F2 = x 3 x 2 x1  x 3 x 2 x 1  x 3 x 2 x 1  x 3 x 2 x 1
Таке рішення може бути доцільним при необхідності вироблення

декількох функцій одних і тих же аргументів. В цьому випадку для
вироблення додаткової функції додається тільки один діз'юнктор.
ДЕМУЛЬТИПЛЕКСОРИ
Демультиплексор реалізує функцію комутації одного
інформаційного входу на 1 з 2n інформаційних виходів
залежно від типу вхідного n-розрядних кодом.
 n li 
DOi = EN  DI  x j  , i = 0,2 n − 1
 j =1 
 
DO0 = ENDI x 2 x1 DO1 = ENDI x 2 x1 DO2 = ENDIx 2 x 1 DO3 = ENDIx 2 x1
ДЕМУЛЬТИПЛЕКСОРИ
Розглянемо таблицю істинності та рівняння функціонування
демультиплексора, що реалізує функцію комутації одного
інформаційного входу Х на 1 із 4-х інформаційних виходів
залежно від типу вхідного 2-розрядного коду А1, А0 і сигнала
управління V .

Шифратори
Шифратор виконує функцію перетворення вхідного двійкового
унітарного коду у вихідний позиційний код.
Оскільки сигнали на входи

шифратора можуть надходити від
різних джерел, то, ймовірно, що
можуть з'являтися кілька сигналів
відразу. Між ними необхідно
встановити пріоритет, яким володіє
старша 1.
ЕI − вхідний сигнал, який
дозволяє роботу PRCD.
ЕО − вихідний сигнал, який
вказує на те, що немає жодного
збудженого входу.
G − вихідний сигнал, який
Ii x Ij = 0, i ≠ j
говорить про те, що є хоча б один
збуджений вхід.

Шифратори
Таблиця істинності для пріоритетного шифратора 4х2
 2n −1 
EO = EI   I i  ;
 i =0 
  ( )
A1 = EI I 3 I 2  I3 = EI ( I 2  I3 ) ;
 2n −1  A0 = EI ( I 3 I 2 I1  I3 ) = EI ( I 2 I1  I 3 ) .
G = EI   Ii  = EI EO;
 i =0 
 
Шифратори
Таблиця істинності для пріоритетного шифратора 8х3

Шифратори
Рівняння для пріоритетного шифратора 8х3
a 2 = ( R7  R 7 R6  R 7 R 6 R5  R 7 R 6 R 5 R4 ) EI ;
a1 = ( R7  R 7 R6  R 7 R 6 R 5 R 4 R3  R 7 R 6 R 5 R 4 R 3 R2 ) EI ;
a0 = ( R7  R 7 R 6 R5  R 7 R 6 R 5 R 4 R3  R 7 R 6 R 5 R 4 R 3 R 2 R1 ) EI ;
EO = R 7 R 6 R 5 R 4 R 3 R 2 R1 R 0 EI ;
G = ( R7  R6  R5  R4  R3  R2  R1  R0 ) EI .
Після спрощення можна отримати вирази
a 2 = R7  R6  R5  R4 ;
a1 = R7  R6  R 5 R 4 R2  R 5 R 4 R3 ;
a 0 = ( R7  R 6 R5  R 6 R 4 R3  R 6 R 4 R 2 R1 ,
Шифратори
Нарощування розмірності пріоритетного шифратора
a 0 = a 01  a 02 = a 01  a 02 ,
a1 = a11  a12 = a11  a12 ,
a 2 = a 21  a 22 = a 21  a 22 ,
a 3 = EO 2 ,
G = G1  G 2 = G1  G 2 .

Шифратори
Для визначення номера активного сигналу можна до виходу
кодера підключити дешифратор. У контролерах переривання
для визначення старшої одиниці використовується спеціальна
схема, яка називається “дейзі-ланцюжок”.

Шифратори
Приклад побудови шифратора для перетворення десяткового
одиничного коду (десяткових чисел від 0 до 9) в двійковий код.
При цьому передбачається, що сигнал, відповідний логічній одиниці, в
кожен момент часу подається тільки на один вхід.

Шифратори
Рівняння і схема шифратора для перетворення десяткового
одиничного коду (десяткових чисел від 0 до 9) в двійковий код.
Y1 = X 1  X 3  X 5  X 7  X 9 ,
Y2 = X 2  X 3  X 6  X 7 ,
Y3 = X 4  X 5  X 6  X 7 ,
Y4 = X 8  X 9 .

Шифратор цифр шістнадцяткової клавіатури

Таблиця кодування цифр на Схема шифратора на Функціональне позначення
шістнадцятковій клавіатурі логічних елементах шифратора цифр
шістнадцяткової клавіатури

Харьковский национальный университет радиоэлектроники
Контрольні питання
1. Порядок і способи проектування комбінаційних схем.
2. Дешифратори, їх опис і способи реалізації.
3. Реалізація довільних логічних функцій на дешифратор.
4. Пірамідальні структури дешифраторів.
5. Демультиплексори, їх опис і способи реалізації.
6. Пріоритетні шифратори, їх опис і способи реалізації.
7. Нарощування розмірності пріоритетних шифраторів.
8. Способи визначення пріоритетного запиту на
обслуговування.

Комп’ютерна схемотехніка
ЛЕКЦІЯ 1-2
Клавіатурні шифратори.
Мультиплексори

.
Клавіатурні шифратори
Застосування в клавіатурі звичайних пріоритетних
шифраторів приводить до громіздких і неефективних схем з
багатьма виводами. Ось чому в клавіатурних шифраторах
(KCD) використовують більш ефективну координатну схему, в
якій номер збудженої клавіши визначається шляхом
сканування, тобто послідовною подачею одиничних кодів:
111…110, 111…101, …101…111, 011…111 на шини Р0.0-Р1.4 та
фіксації кодів на шинах D0-D7.
По кодах Р і D при одній натиснутій клавіші однозначно
визначається її номер (скан-код). Наприклад, при натиснутій
клавіші К скан-код буде мати вигляд: D0-D7 = 11111101 та
Р0.0-Р1.4 = 1111011…11.
По скан-коду KCD формує більш компактний (однобайтний)
машинний код клавіши (ASCII-код) і передає його в CPU.
Кількість виводів KCD при цьому зменшується приблизно в
0,5 N раз, де N – кількість клавіш.

Спрощена структура KCD

Клавиатурні шифратори
При побудові KCD виникають два завдання:
1) подавлення дребезгу контактів;
2) усунення удаваного контакту при замиканні двох і більше
клавіш.
Дребезг контактів виникає в початковій стадії дії зусилля F,

що замикає контакт, і проявляється в зміні опору R контакту від
нескінченності (∞ - розімкнутий) до нуля (0 - замкнутий).
Придушити дребезг можна за рахунок застосування
генераторів G одиночних імпульсів на основі R-S-тригерів, що
спрацьовують по першому замиканню контактів. Для цього буде
потрібно N таких генератор G.
Клавиатурні шифратори
Усунення удаваного контакту (УК) досягається за рахунок
застосування контактів з діодами.
Клавіатурний контролер МPU працює відповідно до
програми, записаної в пам'ять, і виконує три дії:
1. Видає на шину Р0.0 / Р1.4 код опитування клавіш.
2. Приймає код з шини D0 / D7, запам'ятовує коди всіх
натиснутих клавіш і для кожного зазначеного коду організовує
лічильник тривалості перебування клавіші в натиснутому стані
(CTD). Якщо кількість зафіксованих кодів перевищує дозволене
(наприклад, 4), зазначені коди ігноруються і контролер
переходить на новий цикл опитування клавіатури, коли всі
лічильники і коди скинуті в нуль. Інакше опитування клавіатури
триває, для чого п.2 повторюється з наступним кодом
опитування.
3. Якщо коди в CTD будь-яких клавіш не перевищать задане
число, то коди цих клавіш через послідовний порт передаються
в PC, а МPU всі коди і лічильники скидає в нуль і починає новий
цикл опитування.
Мультиплексор виконує функцію комутації одного з 2n
інформаційних входів на один інформаційний вихід залежно
від типу вхідної n-розрядної адреси.
2n −1 n −1
DO = EN ( DI i ( x ij ))
i =0 j =0
DO = EN ( DI 0 X 1 X 0  DI1 X 1 X 0  DI 2 X 1 X 0  DI 3 X 1 X 0 )
Позначення мультиплексора, що виконує функцію комутації
одного з 4-х інформаційних входів на один інформаційний вихід
I0 – I3 залежно від типу вхідної 2-розрядної адреси S1, S0 і його
структура.

Збільшення кількості інформаційних входів шляхом
використання керуючого входу в якості додаткового адресного
входу.

При необхідності істотного нарощування комутованих
інформаційних входів використовується пірамідальний спосіб:

За допомогою МХ можна перетворювати двійковий код з
паралельного формату в послідовний:
Y = a2 a1 a0 d0 + a2 a1 a0 d1 + a2 a1 a0 d 2 + a2 a1 a0 d3 +
+ a2 a1 a0 d 4 + a2 a1 a0 d5 + a2 a1 a0 d6 + a2 a1 a0 d7 .
Якщо забезпечити послідовно в часі зміну сигналів a2 , a1 ,…,
a0 з тактовим інтервалом Т, то можна побудувати тимчасову
діаграму, яка встановлює послідовність передачі сигналів зі
входів d7…d0 на вихід Y.

Универсальные логические модули на основе

мультиплексоров
Оскільки мультиплексор є
пристроєм логіки, то на його
основі можуть бути
реалізовані різні логічні
функції. Наприклад, необхідно
реалізувати функцію
y = x0  x1 + x0  x1 .
Присвоївши адресним
сигналам a0 , a1 значення
x0 , x1 відповідно і
забезпечивши виконання
умов d1 = d2 = 0,
d0 = d3 = 1, v = 0,
отримаємо схему пристрою.

Універсальні логічні модулі на основі

мультиплексорів
Існують різні способи налаштування мультиплексора для реалізації
будь-якої логічної функції:
1. На адресні входи подаються змінні, а на настроювальні - 0 та 1.
При цьому може виникати необхідність каскадного включення
мультиплексорів.
2. З метою зменшення числа входів мультиплексора можна
подавати змінні на настроювальні входи. На настроювальні входи
доцільно переводити ту змінну, яка має мінімальне число входжень в
терми.
DI i  (O,1)
3. Можна перевести дві змінні в
настроювальні входи. У цьому випадку на DI i  (O,1, X J )
входах установки необхідно використовувати
двухвходові логічні елементи. DI i  (0,1, f ( xJ , xl ))
4. Якщо перевести в настройку три і більше змінних, то в цьому
випадку потрібно на вході використовувати логічні елементи на три
входи (їх немає). В цьому випадку необхідно реалізувати каскадне
включення мультиплексорів. При цьому будуть мати місце пірамідальні
структури універсальних логічних модулів.
Універсальні логічні модулі на

основі мультиплексорів
(
F ( x n-1,x n-2 ,…,x1,x 0 ) =x n-1F0 ( 0,x n-2 ,…,x1,x 0 )  x n-1F1 1,x n-2,…,x1,x 0 = )
( )  ( 0,1, x n-3 ,…, x1, x 0 ) 
 0,0, x n-3,…,x ,x  x n-1 x n-2 F01
= x n-1 x n-2 F00 1 0
 (1,0, x n-3 ,…, x1, x 0 )  x n-1x n-2 F11
 x n-1 x n-2 F10  (1,1, x n-3 ,…, x1, x 0 ).
Приклад
Реалізувати на мультиплексорі 4 в 1
перемикальну (логічну) функцію F(x3,x2,x1,x0),
яка приймає значення 1 на наборах
1, 3, 4, 6, 7, 11, 13, 14 ; на інших - 0.
Переведемо Х0 у функцію настройки.

Універсальні логічні модулі на

основі мультиплексорів
Універсальні логічні модулі використовується в сучасних НВІС
програмованої логіки. Вони відносяться до тих, що налаштовуються і
характеризуються породжуючею функцією, яка при введенні
настройки, коли частина входів зайнято під настроювальні сигнали,
породжує певний список підфункцій, що залежать від меншого числа
аргументів порівняно з породжуючею функцією.
F = ( S 0  S 1 )( S a A0  S a A1 )  ( S 0  S 1 )( S b B0  S b B1 )

1. Принципи побудови клавіатурних шифраторів, їх відмінність від

пріоритетних шифраторів.
2. Способи придушення дребезгу контактів і усунення удаваного
контакту при натисканні клавіш.
3. Послідовність роботи клавіатурного контролера при опитуванні
клавіатури.
4. Мультиплексори, їх призначення і виконувані функції.
5. Способи збільшення кількості інформаційних входів
мультиплексорів.
6. Реалізація універсальних логічних модулів на мультиплексорах
і приклади їх використання.

ЛЕКЦІЯ 1-3-1
Перетворювачі кодів
Цифрові компаратори

Призначені для переведення двійкових
чисел з однієї форми в іншу. Існує безліч
кодів, які забезпечують:
1) простоту виконання арифметичних
операцій;
2) зручність переведення чисел з однієї
системи в іншу;
3) надійність виконання заданих
алгоритмів функціонування та ефективний
контроль результатів обчислень;
4) зменшення апаратних витрат при
побудові цифрових пристроїв.
До перетворювачів кодів відносяться шифратори і дешифратори -

це самостійні класи функціональних вузлів.
Найпростішими перетворювачами кодів можна вважати Содери,
які перетворюють зворотній і додатковий коди в прямий і навпаки.
Необхідні рівняння для проектування перетворювачів отримують з
таблиць істинності.

Побудуємо перетворювач двійкового позиційного коду в
код Грея.

Побудуємо перетворювач коду Грея в двійковий
позиційний код.

Побудуємо перетворювач двійкового коду в прямий код
семисегментних індикаторів для відображення цифр
десяткової системи числення.

Можна записати логічні функції роботи кожного
світлодіода в СДНФ :
a =  0 2 3 5 6 7 8 9 =  1, 4 ;
b =  0, 1, 2, 3, 4, 7, 8, 9 =  5, 6 ;
c =  0 1 3 4 5 6 7 8 9 =  2 ;
d =  0, 2, 3, 5, 6, 8, 9 = 1, 4, 7 ;
e=  0, 2, 6, 8 =  1, 3, 4, 5, 7, 9 ;
f =  0, 4, 5, 6, 8, 9 =  1, 2, 3, 7 ;
g =  2 3 4 5 6 8 9 =  0, 1, 7 
Такий перетворювач кодів може бути реалізований в базисі І, АБО,

НІ.

Видно, що не використовуються комбінації від 1010 до 1111.
Довизначемо їх одиницями і складемо карти Карно.

Після мінімізації знаходимо:
a = x1 + x 3 + x 2  x 0 + x 2  x 0
b = x 2 + x 3 + x1  x 0 + x1  x 0
c = x 3 + x 2 + x1 + x 0
d = x 3 + x 2  x 0 + x1  x 0 + x 3  x 2  x1 + x 2  x1  x 0
e = x 2  x1  x 0 + x 3  x1  x 0
f = x 3 + x1  x 0 + x 2  x1 + x 2  x1  x 0
g = x 3 + x1  x 0 + x 2  x1 + x 3  x 2  x1

При проектуванні і конструюванні перетворювачів кодів можна
виділити два підходи:
1) метод, заснований на перетворенні вихідного двійкового коду в
десятковий і подальшому перетворенні десяткового подання в
необхідний код;
2) метод, заснований на використанні логічного пристрою
комбінаційного типу, безпосередньо реалізує дане перетворення.
ПР6 - перетворювач двійково-

десяткового коду в двійковий
(рис. а);
ПР7 - перетворювач
двійкового коду в двійково-
десятковий (рис. б).
Вхід ЕО є входом дозволу
виходу.

ЦИФРОВІ КОМПАРАТОРИ (ПРИСТРОЇ ПОРІВНЯННЯ) - СМР

СМР визначають відношення між двома словами. Основними
відношеннями, через які можна виразити інші, можна вважати
«дорівнює» і «більше» (або «менше»).
Ці відношення
використовуються як логічні
умови в мікропрограмах, в
пристроях контролю та
діагностики ЕОМ тощо.
F ( x = y ), F ( x  y )
F ( x  y) = F ( x = y)
F ( x  y) = F ( x = y)  F ( x  y)
F ( x  y) = F ( x = y) & F ( x  y) = F ( x = y)  F ( x  y)
F ( x  y ) = F ( y  x)  F ( x  y )
Схеми порівняння на рівність

Будуються на основі порозрядних операцій над однойменними
розрядами обох слів. Слова рівні, якщо рівні всі однойменні їх
розряди; слова нерівні, якщо є відмінність хоча б в одному
розряді.
R = rn −1 rn − 2 r1 r0 =  ri
i =0
R = r n −1  r n − 2   r
0
ri = xi y i  xi yi = xi y i  xi yi = xi y i  xi yi = xi  yi =
= xi ( xi  yi )  yi ( xi  y i ) = xi  xi yi  yi xi yi

Реализация схем сравнения на равенство
ri = x i x i yi yi x i yi
R=F(x=y)

Схеми порівняння на більше (менше)
F(x i  yi ) = x i yi ;
F(x > y) = x i y  ri x 0 y
1 0
F(x > y) = x n-1 y n-1  rn-1x n-2 y n-2  …rn-1rn-2 …r1x 0 y0 =

x n-1 yn-1  rn-1x n-2 yn-2  rn-1rn-2F(x > y)
F(xi  yi ) = x i yi ;
F(x < y) = x y n-1  rn-1 x y n-2  …rn-1 rn-2 …rn x y 0
n-1 n-2 0

Реалізація схеми порівняння на більше (менше)

Схема компаратора, що реалізує функції

«дорівнює», «більше», «менше» двох 4-
х розрядних чисел

Реалізація схем порівняння на основі суматора

Побудувати компаратор величин можна на основі суматора,
виконавши на ньому операцію віднімання A-B і проаналізувавши
результат. Вихідний перенесення CR буде дорівнювати 0 в тому
випадку, коли A строго менше B. Рівність суми 0 буде ознакою
того, що A = B. Одиниця перенесення при ненульовій сумі
говорить про те, що A строго більше B.
Правила справедливі, якщо числа A і B розглядаються як

позитивні величини, без знака.
Реалізація схем порівняння на основі суматора
Застосування суматора для порівняння надлишкове, оскільки

фактичне значення суми, що виробляється, ним не
використовується, крім нульового його значення. Від суматора
потрібен лише тракт перенесення, а його розрядні схеми
вироблення суми можна замінити схемами , які фіксують
рівність ai и bi .
ЗСУВАЧІ
Зсувачі - операційні вузли, які виконують передачу вхідних слів на
вихід із зсувом вправо або вліво на потрібну кількість розрядів.
DR | D7 D6 D1D0 | DL
R1 → DRD7 D2 D1 → D0
L1 → D6 D5 D0 DL
Qi = Di +1R1  Di −1L1
Q0 = D1  R1  DL  L1
Q7 = DR  R1  D6  L1
1. Перетворювачі кодів, їх призначення та способи проектування.

2. Перетворювач двійкового коду в прямий код семисегментних
індикаторів.

ЛЕКЦІЯ 1-3-2
Зсувачі

ЗСУВАЧІ
Розглянемо схему зсувача на 4 біти, який виконує зсув вправо на 0,
1, 2, або 3 розряди.
(
Qi = EN Di R 2 R1  Di +1 R 2 R1  Di + 2 R2 R1  Di +3 R2 R1 ;) i = 0,3
1. Цифрові компаратори (схеми порівняння), їх призначення, опис,

способи проектування і реалізації.
2. Реалізація схем порівняння на основі суматорів.
3. Зсувачі, їх призначення, опис, способи проектування і реалізації.
4. Проектування зсувачів вліво і вправо на потрібне число
розрядів.

ЛЕКЦІЯ 1-4-1
КОМБІНАЦІЙНІ СУМАТОРИ

Загальні відомості і класифікація суматорів

Суматор - логічний операційний вузол, що виконує арифметичне
додавання кодів двох чисел. При арифметичному додаванні
виконуються й інші операції: облік знаків чисел, вирівнювання
порядків доданків в числах з плаваючою точкою і ін.
Класифікація суматорів
1. Залежно від системи числення розрізняють суматори :
- двійкові;
- двійково-десяткові (в загальному випадку двійково-кодовані);
- десяткові;
- інші (наприклад, амплітудні).
2. За кількістю одночасно оброблюваних розрядів чисел,
що складаються :
- однорозрядні;
- багаторозрядні.
3. За кількістю входів і виходів однорозрядних
двійкових суматорів :
- чвертьсуматори (2 входи, 1 вихід);
- напівсуматори (2 входи, 2 виходи);
- повні однорозрядні суматори (3 входи, 2 виходи).
4. За способом подання та обробки чисел, що складаються,
багаторозрядні суматори діляться на :
- послідовні (обробка чисел виконується по черзі розряд за розрядом
на одному і тому ж обладнанні);
- паралельні (доданки складаються одночасно в усіх розрядах).
5. За способом організації міжрозрядних переносів

паралельні суматори поділяються на суматори :
- з послідовним переносом;
- з паралельним переносом;
- з груповою структурою;
- зі спеціальною організацією ланцюгів переносу, серед яких можна
вказати:
- суматори з наскрізним переносом;
- суматори з двобічної передачею сигналів переносу;
- суматори з умовним переносом.
6. За способом синхронізації суматори можуть бути :

- синхронні;
- асинхронні.
Суматори, які мають постійний час, що відводиться для додавання,
незалежне від значень доданків, називаються синхронними.
Суматори, які мають різний час, що відводиться для додавання,
залежне від значень доданків, називаються асинхронними.
7. За способом виконання операції додавання і можливості

збереження результатів складання можна виділити три основні
види суматорів :
- комбінаційні: С = A+B;
- суматори зі збереженням результату: С:= A+B;
- накопичуючі: S:= S+A.
Найважливішими параметрами суматорів є :

1. Розрядність.
2. Статичні параметри: рівні напруги, величини струмів для «0» і
«1» (параметри інтегральних схем).
3. Динамічні параметри: характеризуються різними часовими
затримками поширення сигналів суми і переносу.

Однорозрядні комбінаційні суматори

Чвертьсуматори
S = ab + ab = a  b
S = (a + b)(a + b) = (a + b)ab
a
1
b
=1 & S
&
S = (a + b)  ab = a  ab + b  ab = a  ab + b  ab == a  ab  b  ab


Чвертьсуматори
= a ( a + b)  b( a + b) = a  ( a + b)  b  ( a + b)
Напівсуматори
S = a  b;
C = ab


Напівсуматори (І-НЕ)

Напівсуматори (АБО-НЕ)

Повний однорозрядний комбінаційний суматор
S = abCI  abCI  abCI  abCI = CI (ab  ab)  CI (ab  ab) =

= CI (a  b)  CI (a + b) = a  b  CI = S ' CI
CO = ab  aCI  bCI = ab  ( a  b ) CI = ab  ( a  b ) CI =
= ab  S ' CI = CO ' CO "


(І, АБО, НЕ)
P = ab + a p вх + b p вх
S = ab p вх + ab p вх + abpвх + ab p вх ,

(І-НЕ)
Рівняння для суми і переносу повного однорозрядного комбінаційного суматора є

самоподвійними функціями алгебри логіки:
y = f ( x) ,
CO = ab  (a  b)CI y = f ( x) ,
g = ab s = a  b  ci ,
p = ab co = a  b  ( a  b)  ci .
CO = g  pCI
co = a  b   ab  ci . = p  g  ci .
(АБО-НЕ)

БАГАТОРОЗРЯДНІ СУМАТОРИ
Багаторозрядні суматори послідовної дії
(послідовні суматори)
Суматор для послідовних операндів містить один комбінаційний
однорозрядний суматор, що обробляє по черзі розряд за розрядом,
починаючи з молодшого, що зрушують регістри для зсуву доданків і
суми, а також тригер для запам'ятовування переносу.
Переваги: простота схеми та мінімальні апаратні витрати.

Недоліки: великі витрати часу (сума отримується за n-тактів).

Багаторозрядні суматори паралельної дії

(паралельні суматори)
1. Паралельний суматор з послідовним переносом
tSM = tSM 1 + ( n − 1) tC1

Переваги: простота схеми (паралельне формування суми).
Недоліки: час формування суми, який залежить від затримки
формування суми в одному розряді і затримки формування переносу,
залежить від розрядності доданків.
1. Призначення і класифікація суматорів.

2. Однорозрядні комбінаційні суматори та їх реалізація в різних
елементних базисах.

ЛЕКЦІЯ 1-4-2
КОМБІНАЦІЙНІ СУМАТОРИ


1. Паралельний суматор з послідовним переносом

2. Паралельний суматор з паралельним переносом
Час формування суми можна скоротити, якщо формувати перенос
одночасно в усі розряди. Розряди переносу для даного розряду
формуються схемами, які аналізують вхідний перенос і значення всіх
розрядів доданків, молодших щодо даного. При цьому однорозрядні
суматори спрощені, тому що в них не потрібно вихід переносу.
si = ai  bi  ci = pi  ci ;
ci = gi −1  pi −1ci −1; ci +1 = gi  pi gi −1  pi pi −1ci −1
ci +1 = gi  pi gi −1  pi pi −1gi −2   pi pi −1 p2 p1g0  pi pi −1 p1 p0CI
S i = a i  bi  c i ;
c i +1 = pi  g i pi −1  g i g i −1 pi −2   g i g i −1 g1 p0  g i g i −1 g1 g 0 CI
 ci +1 = pi  g i  pi −1  gi  gi −1  pi −2  gi  gi −1   g1 
 p0  gi  gi −1   g1  g0  CI ;

Приклад: побудуємо схему паралельного суматора з паралельним
переносом на 3 розряди.
S0 = p0  c0 = p0  CI
S1 = p1  c1
S2 = p2c2 ;
C0 = CI ;
C1 = g0  p0CI ;
C2 = g1  p1g0  p1 p0CI ;
CO = C3 = g 2 p2 g1  p2 p0 g0  p2 p1 p0CI ;
1. Багаторозрядний суматор послідовної дії.

2. Багаторозрядний суматор паралельної дії з послідовним
переносом.
3. Багаторозрядний суматор паралельної дії з паралельним
переносом.

Комп'ютерна схемотехніка
ЛЕКЦІЯ 1-5-1
СУМАТОРИ З ГРУПОВОЮ
СТРУКТУРОЮ

СУМАТОРИ С ГРУПОВОЮ СТРУКТУРОЮ
Існуючі обмеження по навантажувальній здатності і коефіцієнту

об'єднання не дозволяють будувати паралельні суматори на велику
кількість розрядів, тому будують суматори з груповою структурою :
n= l x m
n – кількість розрядів суматора;
l – кількість груп суматора;
m - кількість розрядів в одній групі суматора.
Усередині групи може бути організований або послідовний, або

паралельний перенос; між групами - послідовний, ланцюговий або
паралельний перенос.

СУМАТОР З ГРУПОВОЮ СТРУКТУРОЮ З

ПОСЛІДОВНИМ ПЕРЕНОСОМ
Якщо всередині групи послідовний перенос, то це звичайний

суматор з послідовним переносом. Тому такий груповий суматор
всередині має паралельний перенос.
tSM = tSM 1гр + (l-1)C1гр.

СУМАТОР С ГРУПОВОЮ СТРУКТУРОЮ

С ЛАНЦЮГОВИМ ПЕРЕНОСОМ
У такому суматорі всередині групи може бути організований як
послідовний, так і паралельний перенос. Між групами ставляться
блоки формування переносів, які з'єднуються між собою в
ланцюжок.


З ПАРАЛЕЛЬНИМ ПЕРЕНОСОМ
У такому суматорі всередині групи може бути як послідовний, так і

паралельний перенос. При цьому, суматор з міжгруповими
паралельними переносами будується за структурою, схожою зі
структурою суматора з паралельним переносом, в якому роль
однорозрядних суматорів грають групи.
Для того, щоб перенос розподілявся паралельно між групами,
необхідно, щоб кожна група формувала сигнали генерації переносу з
групи Gгр і сигнал проходження переносу через групу Pгр.
Незалежно від виду переносу всередині групи сигнал
проходження переносу через групу Pгр є логічний добуток умов
проходження переносу через кожен розряд :
Pгр=pm-1 pm-2…p1p0
При послідовному переносі всередині групи Gгр=СОгр
При паралельному переносі всередині групи :
Gгр = gm−1  pm−1 gm−2  pm−1 pm−2 gm−3  ...  pm−1 pm−2 p2 p1 g


C(i +1) гр = Giгр  Piгр G(i −1) гр  Piгр P(i −1) гр G(i − 2) гр  ... 
 Piгр P(i −1) гр ...P2 грG1гр  Piгр P(i −1) гр ...P2 гр P1грCI


Приклад: Побудувати суматор з груповою структурою на 6 розрядів
(2 групи по 3 розряди) в базисі АБО-НЕ. Усередині групи - паралельний
перенос, між групами - теж паралельний перенос. Складемо рівняння
для суматора однієї групи :

З ПАРАЛЕЛЬНИМ ПЕРЕНОСОМ. ПРИКЛАД
Схема однієї групи суматора з паралельним переносом в базисі
АБО-НЕ


Складемо рівняння для паралельного переносу між групами
суматора в базисі АБО-НЕ :


Схема суматора з паралельним переносом між групами в
базисі АБО-НЕ

СУМАТОР З УМОВНИМ ПЕРЕНОСОМ

1. Способи організації суматорів з груповою структурою.
2. Суматор з груповою структурою з послідовним переносом між
групами.
3. Суматор з груповою структурою з ланцюговим переносом між
групами.
4. Суматор з груповою структурою з паралельним переносом між
групами.
5. Суматор з умовним переносом.

ЛЕКЦІЯ 1-5-2
АРИФМЕТИЧНІ ЛОГІЧНІ
ПРИСТРОЇ

Арифметичні логічні пристрої (АЛП)

АЛП служать для виконання арифметичних і логічних
перетворень над операндами.
1. Виконання операцій в АЛП ділиться на наступні групи:
- операції двійкової арифметики над числами з фіксованою
крапкою;
- операції двійкової арифметики над числами з плаваючою
точкою;
- операції десяткової арифметики;
- логічні операції;
- операції спеціальної арифметики;
- операції над алфавітно-цифровими полями.
2. До арифметичних операцій відносяться :
- додавання;
- віднімання;
- множення;
- ділення;
- порівняння чисел;
- інкремент;
- декремент.

Арифметичні логічні пристрої

3. Логічні операції:
- кон'юнкція;
- диз'юнкція;
- XOR.
4. За способом дії над операндами АЛП діляться на:

- послідовні;
- паралельні;
- послідовно-паралельні;
- паралельно-послідовні.
5. За способом представлення чисел розрізняють:

- АЛП для чисел з фіксованою точкою;
- АЛП для чисел з плаваючою точкою;
- АЛП для десяткових чисел;
- універсальні (багатофункціональні) АЛП.
6. За характером використання елементів і вузлів АЛП діляться на:

- блокові;
- універсальні (багатофункціональні).
Основою АЛУ служить суматор. Схема доповнена логікою, що

розширює функціональні можливості АЛУ і забезпечує його
перебудову з однієї операції на іншу.
А і В - n-розрядні операнди.
V – m-розрядний код, який
визначає тип виконуваних
перетворень.
М – режим, який вказує на вид
перетворення.
S – результат перетворення.
Е – еквівалентність операндів.
CI и CO – вхідний і вихідний
переноси.



Для організації паралельного переносу між АЛП використовуються
спеціальні схеми прискореного переносу CRU.
На АЛП можна формувати сигнали порівняння операндів. Для

отримання функції «менше» необхідно в АЛП виконати операцію
віднімання.


Для організації паралельного переносу між АЛП використовуються
спеціальні схеми прискореного переносу CRU.

Повний комбінаційний суматор

1. Арифметичні логічні пристрої, їх призначення, класифікація та
реалізація різних функцій.

ЛЕКЦІЯ 1-6
ТРИГЕРНІ СХЕМИ.
РЕГІСТРИ

Основні поняття і класифікація тригерів

Тригером називають логічну схему з позитивним зворотним
зв'язком, що має два стійких стани, які називаються одиничним і
нульовим і позначаються 1 і 0. Переведення тригера в одиничний стан
шляхом впливу на його входи називають установкою (set) тригера, а
сигнал, який встановлює, і вхід, на який він впливає, позначають S
(від set). Переведення тригера в нульовий стан називають скиданням
або гасінням (reset), а відповідний сигнал і вхід позначають R.
Основою тригерних схем є

ланцюжок послідовно з'єднаних
двох інверторів.
1. Залежно від способу представлення вихідної інформації тригери

поділяються на дві великі групи:
а) статичні,
б) динамічні.
Статичні (потенційні) тригери – це пристрої, стан яких
характеризується незмінними рівнями вихідної напруги.

2. За способом організації внутрішніх електричних зв'язків між
елементами схеми статичні тригери, в свою чергу, підрозділяється на
дві нерівні по практичному значенню групи:
а) симетричні, б) несиметричні.
Симетричні тригери відрізняє симетрія схеми і за структурою, і за
параметрами елементів обох плечей.
Для несиметричних тригерів характерна неідентичність
параметрів елементів окремих каскадів і зв'язків між ними.
3. За способом запису (прийому) інформації розрізняють :
а) асинхронні тригери;
б) синхронні тригери.
У асинхронних тригерів є тільки інформаційні (логічні) входи. Їх
відмінна властивість - спрацьовувати відразу після зміни сигналу на
входах.
У синхронних тригерів крім інформаційних входів є додатковий
управляючий сигнал, що синхронізує прийом вхідних сигналів.
Синхронізація забезпечує прив'язку до часу і об'єднує роботу багатьох
вузлів пристрою.
Синхронні тригери, в порівнянні з асинхронними мають більш
високу завадостійкість.

4. За логічним функціонуванням розрізняють наступні типи тригерів:
RS, D, T, JK, комбіновані, зі складною вхідний логікою.
5. За способом сприймання тактових сигналів тригери діляться на :
а) керовані рівнем;
б) керовані фронтом.
Керування рівнем означає, що при одному рівні тактового сигналу
тригер сприймає вхідні сигнали, а при іншому - не сприймає вхідні
сигнали і залишається в незмінному стані.
При керуванні фронтом (тригери з динамічним управлінням) дозвіл
на перемикання дається тільки в момент перепаду тактового сигналу
(на його фронті або спаданні). В інший час, незалежно від рівня
синхросигналу, тригери не сприймають вхідні сигнали.
Динамічний вхід може бути прямим або інверсним.
6. За характером процесу переключення тригери діляться на:
а) одноступеневі і б) двоступеневі.
В одноступеневих тригерах перемикання в новий стан
відбувається відразу, в двоступеневих - по етапах.


Двоступеневі тригери складаються з вхідної і вихідної ступеней
(Master-Slave). Один з рівнів синхроімпульсу використовується для
прийому інформації у вхідну ступень (Master), інший рівень - дозволяє
передачу нового стану в вихідну ступень (Slave).
З синхронізацією тригера пов'язані два важливих параметри:
tSU - час передустановки (Set-Up Time).
tH – час витримки (Hold Time).
tSU - це інтервал часу до
надходження синхросигналу, впродовж
якого інформаційний сигнал повинен
залишатися незмінним.
tH – це інтервал часу після
надходження синхросигналу, впродовж
якого інформаційний сигнал повинен
залишатися незмінним.
Опис роботи тригерних схем можна здійснити наступними
способами: а) часові діаграми; б) повна таблиця переходів;
в) скорочена таблиця переходів; г) матриця переходів;
д) граф переходів; е) характеристична функція виходів.
Асинхронні RS-тригери
Q(t + 1) = S  RQ(t ) : R  S = 0 R  S =1

Синхронні RS-тригери
Дана схема RS-тригера (CRS) управляється тактованим

синхросигналом за рівнем. Тому для таких схем пред'являється
вимога незмінності вхідних інформаційних сигналів в період, коли
синхросигнал активний.

D-тригери
Qn +1 = Cn Dn + Cn Qn
Qn +1 = Cn Dn

JK-тригери
Q( t +1 ) = J ( t ) Q( t ) + K ( t ) Q( t )

T -тригери
Уравнение работы асинхронного
тактируемого Т-триггера
Qn +1 = Qn Tn + Qn Tn
Для синхронного Т-триггера
Qn +1 = (Qn T + Qn T ) C + C Qn

T -тригери
Qn+1 = Sn + Qn Rn S n  Rn = 0 Sn = J Qn Rn = K Qn
Qn+1 = J Qn + K Qn Dn = Qn+1 = J Qn + K Qn

Двоступеневі тригерні схеми



Двоступеневі JK-тригери можуть бути побудовані не тільки на основі
RS-тригерів, а також на основі D-тригерів.
На основі JK-тригера можна побудувати D-тригер.

Двоступеневий JK-тригер з
забороняючими зв'язками
Інше рішення, що виключає в двоступеневому тригері паралельний
логічний тракт, показано нижче. Це теж протигоночна схема, в якій
можливість помилкового проникнення сигналу з М-ступені в S-ступень
на фронті С-імпульсу блокується нульовим рівнем виходу того з
вхідних кон'юнкторів 1 або 2, який спрацьовує в даний момент.

Використання JK-тригера в ролі

D- і T-тригерів
На основі двоступеневого JK-тригера можна побудувати D-тригер і
Т-тригер. На відміну від защіпки такий D-тригер буде непрозорий по D-
входу. Явища захвата і проскока у нього також відсутні, тобто це тригер,
який перемикається перепадом.
Синхронний Т-тригер змінює свій стан по зрізу С-сигналу за
умови, що кон'юнкція потенціалів на T-входах є 1.

Тригерні схеми з динамічним управлінням

Т-тригер на основі D-тригера з

динамічним управлінням
На основі D-тригера можна побудувати T-тригер, ввівши
інвертований зворотний зв'язок з виходу Q на вхід D.
Q

Тригер з внутрішньою затримкою

Регістри.
Основні поняття і класифікація регістрів
Регістр - це пристрій з тригерів, призначений для запису,
зберігання та видачі інформації в паралельному або послідовному
вигляді (в регістрах використовуються RS-, D-, JK-тригери).
1. За кількістю ліній передачі змінних регістри діляться на:
- однофазні;
- парафазні.
2. За системою синхронізації:
- однотактні;
- двотактні;
- багатотактні.
3. За способом прийому та видачі інформації розрізняють:
- паралельні (статичні) регістри (PIPO);
- послідовні (зсувні) регістри (SISO), можуть бути однонаправлені і
двонаправлені (реверсивні);
- послідовно-паралельні регістри (SIPO) і паралельно-послідовні
регістри (PISO);
- регістри з різними комбінаціями входів і виходів (з паралельним
(послідовним) входом і паралельним (послідовним) виходом (PI / SI /
PO / SO)).
Паралельні статичні регістри

(регістри пам'яті)

Регістрові файли



Регістри зсуву
Регистр
сдвига
вправо
Регистр
сдвига
влево

Регістр зсуву і паралельного завантаження на JK-тригерах,
кожен з яких працює в режимі D-тригера.

Регістр зсуву і паралельного завантаження на RS-тригерах, який
працює в режимі D-тригера
Синхронний вхід C1 працює при PE = 0 і забезпечує синхронне

послідовне завантаження по входу SI, а також зсув.
При PE = 1 регістр працює по тактовому сигналу C 2 і завантажує
інформацію з паралельних входів D0 ... D3.
Двонаправлений регістр зсуву
Функціональна схема одного розряду двонаправленого регістра

зсуву з можливістю паралельного завантаження

Регістрові лічильники імпульсів

(розподілювачі)
Розподілювачами називають функціональні вузли, які циклічно
розподіляють потік імпульсів по декількох каналах.
Q0 ( n +1) = f (Q0 QN , Q0 QN ) n ;

Q1 ( n +1) = Q0 n ;
Y = f (Q0  QN , Q0  QN ) 
QN ( n +1) = Q( N −1) n .

Регістрові лічильники імпульсів

(розподілювачі)

Перетворювач паралельного коду в послідовний
На регістрах можна виконувати порозрядні логічні операції (І, АБО,

XOR). Для реалізації функції АБО спочатку на входи S тригерів регістра
подається слово А, в наступному такті друге слово В також подається на
входи S тригерів.
Для реалізації функції І на вхід S тригерів подається слово А, в
наступному такті на вхід R тригерів подається слово В.
Функція XOR найпростіше реалізується на рахункових тригерах.
1. Призначення, класифікація і способи опису тригерних схем.
2. Асинхронні і синхронні RS-тригери.
3. D-тригери.
4. JK-тригери.
Q
5. T-тригери.
6. Двоступеневі тригерні схеми і їх призначення.
7. Використання JK-тригера в ролі D- і T-тригерів.
8. Тригерні схеми з динамічним управлінням.
9. Тригерні схеми, що використовують внутрішню затримку.
10. Основні призначення та класифікація регістрів.
11. Паралельні статичні регістри і регістрові файли.
12. Регістри зсуву, їх призначення та реалізація.
13. Регістрові лічильники імпульсів (розподілювачі).
14. Реалізація на регістрах перетворювачів паралельного коду в
послідовний.
15. Реалізація на регістрах порозрядних логічних операцій.

ЛЕКЦІЯ 1-8
ДВІЙКОВІ ЛІЧИЛЬНИКИ

Основні відомості та класифікація лічильників

До лічильників відносять цифрові автомати, які під впливом
вхідних імпульсів переходять з одного стану в інший, фіксуючи в
тому чи іншому коді число імпульсів, які надійшли на їх вхід.
Специфіка лічильників - зміна їх вмісту на одиницю (+1 -
інкремент, -1 - декремент).
Лічильники можуть виконувати і інші операції: скидання,
установка, паралельне завантаження та ін. Лічильники
характеризуються модулем рахунку М (ємністю), який визначає
число можливих станів лічильника.
В якості лічильників можна використовувати довільну схему,
встановивши для неї в певних межах однозначну відповідність
між числом надійшовших імпульсів і станом виходів. Оскільки
кожна вихідна змінна може приймати лише 2 значення, то для
n-виходів існує 2n можливих станів. Часто не всі стани
використовуються. Відповідність між числом імпульсів, що
надходять, і вихідним кодом може бути довільною.

Якщо взяти звичайний двійковий лічильник і проаналізувати його

виходи, то можна виявити 2 закономірності :
Для підсумовуючого лічильника :
- значення змінної Qi змінюється тоді, коли змінна в сусідньому
молодшому розряді Qi-1 переходить зі стану 1 в стан 0.
- значення вихідної змінної Qi змінюється при надходженні
чергового імпульсу рахунку в тому випадку, коли змінна у всіх
молодших розрядах Qi-1 ... Q0 знаходиться в стані 1.

Для віднімаючого лічильника :
– значення змінної Qi змінюється тоді, коли змінна в сусідньому
молодшому розряді Qi-1 переходить зі стану 0 в стан 1.
– значення вихідної змінної Qi змінюється при надходженні чергового
імпульсу рахунку в тому випадку, коли змінна у всіх молодших
розрядах Qi-1 ... Q0 знаходиться в стані 0.
Перша закономірність для обох лічильників вказує на можливість
реалізації лічильників асинхронного типу, друга дозволяє будувати
синхронні лічильники.
Класифікація лічильників
1. За способом кодування внутрішніх станів розрізняють:
– двійкові лічильники;
– лічильники Джонсона;
– лічильники з кодом 1 із n;
– лічильники з довільним коефіцієнтом рахунку;
2. У напрямку рахунку:
– підсумовуючі лічильники (прямий рахунок);
– віднімаючі лічильники (зворотний рахунок);
– реверсивні лічильники (зі зміною напрямку рахунку).

Класифікація лічильників
3. За належністю до того чи іншого класу цифрових автоматів:
– синхронні лічильники;
– асинхронні лічильники.
4. Відповідно до організації міжрозрядних зв'язків розрізняють
наступні лічильники:
– лічильники з послідовним переносом;
– лічильники з паралельним переносом;
– лічильники з комбінованим переносом.
5 Можливі режими роботи лічильника:
– реєстрація числа сигналів, що надходить на лічильник;
– ділення частоти.
У першому режимі результат - вміст лічильника. У другому - вихідні
сигнали є імпульсами переповнення рахунку.
Швидкодія лічильника характеризується часом встановлення в
ньому нового стану (для 1 режиму), а також максимальною частотою
вхідних сигналів. Лічильник можна будувати на основі будь-яких
тригерів, але простіше і зручніше на тригерах D і JK.
Асинхронні двійкові лічильники

Асинхронні двійкові лічильники можуть бути реалізовані у вигляді
ланцюжка тригерів, тактовий вхід кожного з яких підключений до
виходу Q або Q попереднього тригера.
Залежно від того, на основі яких тригерів будується лічильник, і за
яким фронтом синхроімпульсів змінюються його вихідні значення,
залежить підключення тактового входу до прямого або інверсного
виходу попереднього розряду.
Асинхронний двійковий лічильник на D-тригерах

Асинхронний двійковий лічильник на JK-тригерах



Синхронні двійкові лічильники

Особливістю асинхронних лічильників є те, що імпульси
рахунку надходять на тактовий вхід тільки першого тригера,
а кожен з наступних тригерів управляється вихідним
сигналом попереднього. Це призводить до того, що сигнал
на вхід останнього тригера приходить лише тоді, коли всі
попередні тригери переключені, тобто на кожному з тригерів
має місце затримка на переключення.
У багаторозрядному послідовному лічильнику висока
частота проходження імпульсу рахунку може привести до
того, що n-й тригер не встигне переключитися до приходу
наступного імпульсу рахунку. Це слід враховувати при
виборі частоти проходження імпульсу.
Цього недоліку позбавлені синхронні лічильники, в яких
тактові імпульси одночасно подаються на всі розряди. В
цьому випадку необхідно для правильного виконання
рахунку управляти входами J та K тригерів.

Синхронний двійковий лічильник на JK-тригерах

Синхронний реверсивний двійковий лічильник

на JK-тригерах

ДВІЙКОВО-КОДОВАНІ ЛІЧИЛЬНИКИ
З ДОВІЛЬНИМ МОДУЛЕМ РАХУНКУ
Двійковими лічильниками з довільним порядком рахунку є такі
лічильники, у яких коефіцієнт рахунку відмінний від цілого ступеня
двійки. Вони можуть мати природний порядок рахунку (вихідні стани
лічильника відповідають порядку рахунка) і довільний порядок
рахунку (вихідні стани лічильника не відповідають порядку рахунка).
Для побудови лічильника з довільним моделем рахунку М береться
розрядність , тобто вихідною структурою служить лічильник
з модулем рахунку 2n, який перевищує заданий і дорівнює
найближчому до нього цілому числу. Такий двійковий лічильник має
зайвих (невикористовуваних) станів, що підлягають
виключенню.
Способів виключення зайвих станів багато (при виключенні
останніх станів – природний порядок рахунку, при виключенні інших
станів – лічильник з надлишком).
Можна виділити два основних способи побудови лічильників з
довільним модулем рахунку:
1. Лічильники з модифікацією міжрозрядних зв’язків.
2. Лічильники з керованим скиданням.
Двійково-кодовані лічильники
з модифікацією міжрозрядних зв'язків
При побудові лічильників з модифікацією міжрозрядних зв'язків
зайві стани виключаються безпосередньо з таблиці функціонування
лічильника. Розглянемо приклад побудови лічильника с М = 5.

Синтезуємо один розряд двійково-десяткового лічильника з
системою кодування 8421 + 5 (з надлишком 5).

J4 = Q2·Q1, K4 = Q3·Q2, J3 = K3 = Q2·Q1, J2 = Q1,
J1 = K1 = 1.

з керованим скиданням
При управлінні скиданням виявляється момент досягнення вмісту
лічильника значення М-1. Це є сигналом скидання лічильника в
наступному такті, після чого починається новий цикл. Цей варіант
забезпечує легкість перебудови лічильника на інші значення модуля,
тому що потрібно змінити лише код, з яким порівнюється вміст
лічильника для виявлення моменту скидання.
Функції збудження мають вигляд:
J i = Ki = Qi −1Qi −2 Q0 ; J i = ( Qi −1Qi −2 Q0 ) R;
Введемо в ці функції сигнал скидання R: Ki = J i  R.
Значення R = 1 - умова виникнення
комбінації М-1.

Розглянемо приклад побудови двійко-десяткового лічильника з
модулем рахунку М = 5 (рахує від 0 до 4).
Функції збудження мають вигляд:

Розглянемо приклад побудови двійково-десяткового лічильника з
модулем рахунку М = 10 (рахує від 0 до 9).

Перерахункова схема (лічильник - дільник) використовується для
розподілу вхідної частоти на число k, зване коефіцієнтом перерахунку.
Приклад: Побудувати перерахункову схему з коефіцієнтом
перерахунку 5 з двійковим позиційним способом кодування. Кількість
тригерів для побудови перерахункових схеми визначають за формулою
, , де k - коефіцієнт перерахунку.

1. Основні відомості та класифікація лічильників.

2. Асинхронні двійкові лічильники і способи їх побудови.
3. Синхронні двійкові лічильники і способи їх побудови.
4. Двійково-кодовані лічильники з довільним модулем рахунку і
способи їх проектування.
5. Двійково-кодовані лічильники з модифікацією міжрозрядних
зв'язків.
6. Двійково-кодовані лічильники з керованим скиданням.

ЛЕКЦІЯ 1-8
ЛІЧИЛЬНИКИ З НЕДВІЙКОВИМ
КОДУВАННЯМ

ЛІЧИЛЬНИКИ З НЕДВІЙКОВИМ КОДУВАННЯМ

Найбільше практичне значення серед лічильників з недвійковим
кодуванням станів мають лічильники з кодом Грея, лічильники з кодом
"1 з N" і лічильники Джонсона.
Лічильник з кодом Грея на 3 розряди

J 2 = Q1  Q0 , K 2 = Q1  Q0 , J 0 = Q2  Q1  Q2  Q1 = (Q2  Q1 )  Q2  Q1 ,
J1 = Q2  Q0 , K1 = Q2  Q0− , K 0 = Q2  Q1  Q2  Q1 = Q2  Q1  (Q2  Q1 )


Лічильники в коді "1 з N"

Лічильники в коді "1 з N" мають один вхід, на який подаються
імпульси задаючого генератора (ЗГ) і N виходів. Причому перший
імпульс ЗГ передається на перший вихід лічильника (канал), другий
імпульс на другий канал і т.ін. Такий лічильник називають ще
розподілювачем тактів (РТ) і він може працювати як в режимі
розподілення рівнів (РУ), так і в режимі розподілення імпульсів (РІ).
Для побудови таких лічильників необхідно розбити період тимчасової

діаграми на частини (кванти), відповідні мінімальному інтервалу
тимчасової діаграми, застосувавши ЗГ з частотою, рівній m/T, де m -
число квантів в періоді Т. Вихідні імпульси потім розподіляються в часі і
просторі так, що кожен квант з'являється в свій час і в своєму
просторовому каналі.

Маючи розподілені в часі і просторі кванти, можна за схемою АБО
зібрати з них імпульсні послідовності з необхідними тимчасовими
діаграмами.
Розподілювачем тактів є замкнутий в кільце регістр зсуву, що містить
одну одиницю.
Недолік схеми - втрата

правильності
функціонування при
збоях.
Схема повинна мати
властивість самовіднов-
лення.
Наведена схема
відновлюється протягом
кількох тактів.


Можна поставити задачу відновлення за один такт. Для цього необхідно
задати і реалізувати відповідну діаграму станів розподілювача.


Лічильник Джонсона
Має інші назви: а) лічильник Мебіуса; б) лічильник Лебау-Крейга;
в) кільцевий регістр з перехресним зворотнім зв'язком.
Лічильник Джонсона має 2n станів. Звичайний кільцевий регістр
такого обмеження не має. Вихід лічильника Джонсона представлений не
в коді "1 з N", що вимагає перетворення кодів для отримання виходів
розподілювача тактів.

Лічильник Джонсона
Перетворення вихідного коду лічильника Джонсона в код "1 з N"
вимагає додавання всього одного двухвходового елемента І або І-НЕ
для кожного виходу розподілювача тактів.
Принцип дешифрування полягає у виявленні положення характерної
координати тимчасової діаграми - кордону між зонами одиниць і нулів.

Лічильник Джонсона (Мебіуса, Лебау-Крейга)

Організація десяткового відліку може бути забезпечена допоміжної
логікою, яка призначена для декодування станів лічильника.
y0 = Q0 Q4 ; y5 = Q0 Q4 ;
y 4 = Q3 Q4 ; y9 = Q3 Q4 .
Аналогічно отримуються і функції, що не залежать від Q4 .

Лічильник Джонсона (Мебіуса, Лебау-Крейга)
9
DO =  0, 1, 2, 3, 4
0
DO = Q4

1. Лічильники з недвійковим кодуванням і їх застосування.
2. Лічильники в коді "1 з N", їх призначення та способи побудови.
3. Способи відновлення працездатності лічильників в коді "1 з N".
4. Лічильник Джонсона, його особливості функціонування і

дешифрування станів.
5. Організація десяткового відліку на основі лічильника Джонсона.

ЛЕКЦИЯ 1-9
СХЕМИ КОНТРОЛЮ

Основні відомості
Цілі і завдання контролю, діагностики та виправлення помилок
можуть бути різними :
1. Можна ставити задачу запобігання помилок в роботі цифрових
пристроїв. Для цього необхідні такі заходи як застосування
високоякісних елементів схем, стабілізація умов експлуатації і т.ін.
2. Якщо виникнення помилок неминуче, то можна ставити задачу їх
виявлення. Задачі виявлення можуть вирішуватися різними способами,
наприклад, дублюванням (якщо результати збігаються - помилок
немає, не збігаються – помилки є). Для виявлення помилок
використовуються спеціальні коди, більш складні, ніж двійкові.
3. Можна ставити задачу виявлення і виправлення помилок. Тоді
наявність помилок певного типу і їх кількість не порушує роботу
пристрою, тому що вони усуваються автоматично. Для цих цілей можна
використовувати триразове (непарне) резервування пристроїв з
виробленням результату шляхом «голосування» з використанням
мажоритарних елементів.
Для виявлення і виправлення помилок, як правило,
використовуються спеціальні коди (код Хеммінга, циклічні коди).
Додавання до функцій пристроїв функцій контролю завжди
пов'язане з надлишковістю (додаткові апаратні і часові витрати).
Введена надлишковість - це ціна контролю.
Мажоритарні елементи
Їх задача - зробити "голосування" і передати на вихід величину,
відповідну більшості. Мажоритарний елемент може мати тільки непарне
число входів (3 или 5).
Якщо необхідно здійснювати контроль багато розрядних схем, то

такі мажоритарні елементи необхідно ставити в кожен розряд. В
таких схемах від мажоритарного елементу потрібно особливо висока
надійність, тому що його відмова втрачає своє значення всю схему
резервування. Кафедра КІТС Корабльов М.М.
Схеми контролю по модулю 2

При цьому способі контролю кожне слово забезпечується
контрольним розрядом, значення якого визначається так, щоб сума по
модулю 2 була парною або непарною. Контроль за модулем 2
ефективний там, де ймовірність одиночної помилки набагато більше,
ніж подвійної (або групової), наприклад запис і зчитування інформації з
ОП.
Контроль за модулем 2 реалізується за допомогою схем згортки

паралельного або послідовного типу.
Схемы контроля по модулю 2

Для оцінки апаратної складності і швидкодії використовуються
співвідношення :
Контроль за модулем 2 широко використовується в системах

передачі інформації, при запису інформації і при її зчитуванні з
оперативної пам'яті.

Контроль з використанням кодів Хеммінга

Методи контролю за допомогою кодів Хеммінга засновані на тих же
ідеях, що контроль за mod2. Області їх ефективного застосування -
пристрої, в яких імовірність одиночних помилок багато більше, ніж
імовірність групових.
За допомогою кодів Хеммінга можна вирішувати задачі виявлення і
виправлення помилок.
k – кількість інформаційних розрядів;
m – кількість контрольних розрядів (m = n - k);
n=m+k – загальна кількість розрядів.
: : (7,4); (15,11); (31,26); (63,57);.....
Якщо необхідно виявити подвійну помилку, то додається біт парності:

(8,4); (16,11); (32,26); (64,57);......
Контрольні розряди знаходяться в тих місцях, номери яких рівні цілій
ступені 2: 1, 2, 4, 8, 16 …
При використанні кодів Хеммінга необхідно мати кодуючі і декодуючі
пристрої.

E0 = k1  a3  a5  a7 = 0
k1 = a3  a5  a7
E1 = k2    a6  a7 = 0
k2 = a3  a6  a7
E0 = k1  a5  a6  a7 = 0
k4 = a5  a6  a7
F = k1  k2  a3  k3  a5  a6  a7  K чт = 0
K чт = k1  k2  a3  k4  a5  a6  a7


Приклад: побудувати код Хеммінга для числа 9 = 1001
Код Хеммінга для числа 9 = 1001 має вигляд:
Нехай при передачі помилка виникла в розряді a6, замість 0

передано 1. Тоді буде передано слово:
Визначимо синдром Е:
Таким чином, синдром Е = 110 –
код 6, який вказує на помилку в
розряді a6.


КОНТРОЛЬ З ВИКОРИСТАННЯМ
ЦИКЛІЧНИХ КОДІВ
Циклічні коди використовуються при запису інформації на магнітні
носії, оптичні диски, при обміні інформацією через послідовні порти та ін.
Основу кодування і декодування в циклічних кодах складають
регістри зсуву зі зворотними зв'язками, що дозволяють здійснити як
множення, так і ділення многочленів з приведенням коефіцієнтів по
mod2. Схеми складаються з елементів пам'яті, суматорів по mod2 і
пристроїв множення на коефіцієнти многочленів множника або дільника.
Коефіцієнти многочленів можуть надходити на вхід пристроїв, або
починаючи з коефіцієнта при змінних старшого ступеня, або починаючи з
коефіцієнта при змінних молодшого ступеня.
При формуванні циклічних кодів використовуються інформаційні та
утворюючі поліноми:
1. Інформаційний поліном ступеня k:

a ( x) = a0 + a1 x + a2 x 2 + ... + ak −1 x k −1
2. Утворюючий поліном ступеня m=n-k:
g ( x) = g 0 + g1 x + g 2 x 2 + ... + g n − k x n − k

Множувальні і ділильні пристрої

Схема, яка виконує множення старшими розрядами вперед
інформаційного полінома a ( x) = a0 + a1 x + a2 x 2 + ... + ak −1 x k −1 на
утворюючий поліном g ( x) = g 0 + g1 x + g 2 x 2 + ... + g n − k x n − k має вигляд :
F(x) = a(x)× g(x) = a 0g 0 + (a 0g 0 + a 0g1 ) x+ ... + (a k-2g n-2 +

+ a k-1g n-k-1 ) x n-2 + a k-1g n-k x n-2
Схема, яка виконує множення молодшими розрядами вперед, має
вигляд:

Множувальні і ділильні пристрої

Схема, яка виконує ділення довільного многочлена a ( x )  x
m
на
n−k
фіксований (утворюючий) поліном g ( x) = g 0 + g1 x + g 2 x + ... + g n − k x
2
має вигляд :
Зворотні зв'язки регістра відповідають виду многочлена g(x). Число

включених в нього суматорів дорівнює числу відмінних від нуля
коефіцієнтів в g(x), зменшених на 1.
Розглянуті схеми множення і ділення багаточленів безпосередньо в
такому вигляді як кодуючих пристроїв циклічних кодів на практиці не
використовуються
Перша (множення) - через те, що утворюється кодова комбінація в
явному вигляді не містить інформаційні символи, а друга (ділення) -
через те, що між інформаційними і перевірочними (контрольними)
символами утворюється розрив в (n-k) розрядів.

1. Загальні відомості про схеми контролю, діагностики та
виправлення помилок.
2. Мажоритарні елементи, їх призначення, опис і способи
проектування.
3. Схеми контролю за модулем 2, їх призначення, опис і способи
побудови.
4. Схеми контролю з використанням кодів Хеммінга, їх опис і
способи побудови.
5. Схеми побудови пристроїв, що виконують множення та ділення
многочленів.

ЛЕКЦИЯ 1-10
СХЕМИ КОНТРОЛЮ НА
ОСНОВІ ЦИКЛІЧНИХ КОДІВ.
КОДУЮЧІ ТА ДЕКОДУЮЧІ
ПРИСТРОЇ

СХЕМИ КОНТРОЛЮ НА ОСНОВІ ЦИКЛІЧНИХ КОДІВ

Кодуючі пристрої
Всі відомі кодуючі пристрої для будь-яких типів циклічних кодів,
виконані на регістрах зсуву, можна звести до двох типів схем:
1. Схеми першого типу обчислюють значення перевірочних
символів як лінійні комбінації інформаційних символів, тобто вони
побудовані на використанні основної властивості систематичних кодів.
Кодуючий пристрій будується на основі k-розрядного регістра зсуву.
Виходи елементів пам'яті підключаються до SM по mod 2 в ланцюгу
зворотного зв'язку відповідно до виду генераторного многочлена :
( x n + 1)
h ( x) = = h0 + h1 x + h2 x 2 + ...hk x k
g ( x)
Кафедра КИТС Корабльов М.М.

Схема першого типу – приклад 1
g ( x) = x3 + x 2 + 1;
g (1,0) = 1101;
x n + 1 = x 7 + 1  10000001
h ( x) = x 4 + x 3 + x 2 + 1  11101
Кафедра КИТС Кораблев Н.М.

Схема другого типу – приклад 2
g ( x) = x 3 + x + 1
g (1, 0) = 1011
x n + 1 = x 7 + 1  10000001
h ( x) = x 4 + x 2 + x1 + 1  10111

2. Схеми другого типу обчислюють значення перевірочних
символів шляхом безпосереднього ділення a(x)xm на утворюючий
многочлен g(x). Це робиться за допомогою регістра зсуву, що містить
(m=n-k) розрядів.
a( x) x m
;
g ( x)
Схема відрізняється тим, що коефіцієнти кодованого многочлена

беруть участь в зворотному зв'язку не через (n-k) зсувів, а відразу з
першого такту, що дозволяє усунути розрив між інформаційними і
перевірочними (контрольними) символами.
Ключ в положенні 1. На схему подаються інформаційні розряди,

починаючи зі старшого, що надходять в схему ділення (виконується за
k тактів) і на вихід. Інформаційні розряди використовуються для
виконання ділення. У регістрі після k тактів зберігається код залишку.
Ключ в положенні 2. Після (m=n-k) тактів на виході з'явиться
залишок (контрольні розряди).
Кодуючі пристрої – приклад 1

Інформаційний поліном : a(1, 0)=1001= 9;
Утворюючий поліном : g (1,0) = 1101; g ( x) = x3 + x 2 + 1;
3. F ( x) = a( x)  x m  R( x) ;
F (1,0) = a(1,0)  23  R(1,0) = 1001.011;
R( x ) = x + 1

Кодуючі пристрої – приклад 2

Інформаційний поліном: a(1, 0)=1001= 9;
g(1,0) = 1011; g ( x) = x + x + 1
3
Утворюючий поліном:
3. F ( x) = a( x)  x m  R( x) ;
F (1,0) = a(1,0)  23  R(1,0) = 1001.110;
R( x) = x 2 + x

СХЕМИ КОНТРОЛЮ НА ОСНОВІ ЦИКЛІЧНИХ КОДІВ

Декодуючі пристрої
Декодування комбінації циклічного коду можна проводити
різними методами:
- на основі використання рекурсивного співвідношення;
- на мажоритарном принципе;
- на обчисленні залишку від ділення прийнятої комбінації
на утворюючий многочлен.
Декодер для кодів, які тільки виявляють помилки, нічим не
відрізняється від схем кодуючих пристроїв. У них лише
додається буферний регістр для зберігання прийнятих
повідомлень.
Якщо залишок 0, то інформація з буфера передається далі,
якщо залишок не 0 (є помилка), тоді буфер очищається і
робиться запит на повторну передачу.
У разі виявлення і виправлення помилок схема
ускладняється, при цьому піддається аналізу залишок,
отриманий від ділення, який містить інформацію про помилку.
Символи, що підлягають
декодуванню кодової комбінації,
які можливо містять помилку,
послідовно, починаючи зі
старшого розряду, вводяться в n-
розрядний буферний регістр
зсуву і одночасно в схему
ділення 1, де за n тактів
визначається залишок, який, у
разі безперервної передачі,
відразу ж переписується в схему
ділення 2, яка аналогічна схемі
ділення 1.
Починаючи з (n + 1) такту в буферний регістр і в схему
ділення 1 починають надходити символи наступного кодової
комбінації. Одночасно на кожному такті буферний регістр
залишає 1 символ, а в регістрі схеми ділення 2 з'являється
новий залишок (синдром), який аналізується детектором
помилки. Кафедра КИТС Кораблев Н.М.
Детектор помилки являє собою комбінаційну схему,
побудовану з таким розрахунком, щоб вона відзначала все ті
синдроми, які з'являються в схемі ділення, коли кожен з
помилкових символів займає крайню праву комірку в буферному
регістрі. При послідовному зсуві детектор формує сигнал 1, який
коригує цей розряд.
Складність детектора помилки
залежить від числа виділених синдромів.
Найпростіші детектори помилок виходять
при реалізації кодів, розрахованих на
виправлення одиночних помилок.
Для визначення виділеного синдрому
досить розділити вектор помилки з 1 в
старшому розряді на утворюючий
многочлен. Залишок, отриманий від
ділення на п-му такті, буде виділеним
синдромом.
В якості схем ділення в декодуючому пристрої можуть бути

використані як схеми, що визначають залишок за n тактів, так і схеми,
що визначають залишок за k тактів. При використанні останніх
векторам одиночних помилок будуть відповідати інші залишки на п-му
такті. Тому виділені синдроми, а отже, і детектори помилок для
зазначених схем будуть різні.
1. Схеми контролю з використанням циклічних кодів, їх опис та

області використання.
2. Кодуючі пристрої в схемах контролю на основі циклічних кодів і
способи їх побудови.
3. Декодуючі пристрої в схемах контролю на основі циклічних кодів
і способи їх побудови.

Лекція 2-1
ОПЕРАЦІЙНІ ПРИСТРОЇ (ОП)

Принцип мікропрограмного управління
Для виконання операцій над інформацією

використовуються ОП (процесори, контролери), функцією
яких є виконання заданої множини операцій F= {f1, f2,…,fG}
над вхідними словами D= {d1, d2,…,dH} з метою отримання
необхідних результатів R= {r1, r2,…,rQ}:
R=fg(D).
Функціональна і структурна організація ОП, що визначає

порядок його функціонування, базується на принципі
мікропрограмного управління.

Принцип мікропрограмного управління

Полягає в наступному:
1. Будь-яка операція, реалізована пристроєм, розглядається
як складна дія, яка поділяється на послідовність елементарних дій
над словами інформації, званих мікроопераціями.
2. Для управління порядком виконання мікрооперацій
використовуються логічні умови, які, в залежності від значень
слів, перетворюваних мікроопераціями, приймають значення 0
або 1.
3. Процес виконання операції в операційному пристрої
описується в формі алгоритму, який представляється в термінах
мікрооперацій та логічних умов і називається мікропрограмою.
Мікропрограма визначає порядок перевірки значень логічних
умов і виконання мікрооперацій з метою отримання необхідного
результату.
4. Мікропрограма використовується як форма представлення
функції ОП, на основі якої визначається структура і порядок
функціонування ОП в часі.

У функціональному і структурному відношенні ОП

поділяється на дві частини:
- операційний автомат (ОА);
- керуючий автомат (КА).

ОА служить для прийому вхідної інформації (вхідних даних),

зберігання, перетворення і видачі результатів.
КА задає порядок виконання дій в ОА, який визначається

прийнятим алгоритмом (мікропрограмою) виконання операцій.
Функція часу не притаманна ОА, а властива тільки КА.

ОП працює такт за тактом. У відповідності зі значеннями логічних
умов {xi}, які надходять з ОА, КА в кожному такті формує необхідний
набір керуючих сигналів {yj}, кожен з яких відповідає виконуваній
мікрооперації. Кожній мікрооперації відповідає свій керуючий сигнал.
Основними характеристиками ОП є:
• продуктивність (кількість мікрооперацій, виконуваних за такт);

• швидкодія (інтервал часу на 1 такт; чим менше інтервал, тим вище
швидкодія);
• витрати обладнання.

Як приклад розглянемо ГСА виконання операції множення

цілих двійкових знакових чисел:
A = -6 = 1.010 (+6 = 0.110)
B = -5 = 1.011 (+5 = 0.101)
B TS
n-1 0
CF C
n-1 0
A
n-1 0
1 CF=1, SF=0, OF=1
0


ОПЕРАЦІЙНІ АВТОМАТИ
Загальні питання функціонування ОА
Функції ОА зводяться до вводу-виводу та зберіганню слів
інформації, виконанню мікрооперацій і обчисленню логічних
умов.
Щоб реалізувати ці дії, необхідний набір елементів, достатній

для побудови структур із заданими функціями. Такий набір
елементів називається структурним базисом ОА.
Основними операційними елементами, які використовуються

в ОА, є:
1. Шини, що забезпечують передачу інформації, являються
керованими.
2. Регістри.
3. Комбінаційні схеми, які використовуються для
перетворення інформації і формування логічних умов.

У загальному вигляді структура ОА може бути

представлена наступним чином:
{x}
Φ - комбінаційні схеми, що виконують перетворення;

S - пам'ять;
Ψ - комбінаційні схеми, що формують повідомлюючі
сигнали.

Основними характеристиками ОА, як і КА є:

1.Продуктивність.
2.Швидкодія.
3.Витрати обладнання.
Продуктивність ОА залежить від ступеня узагальнення

комбінаційних схем, тобто чим вище ступінь узагальнення, тим
нижче продуктивність.
Залежно від ступеня узагальнення комбінаційних схем

розрізняють:
1.ОА з канонічної структурою;
2.ОА типу I;
3.ОА типу M;
4.ОА типу IM.
Самою загальною структурою ОА є канонічна структура, в

якій відсутня ступінь узагальнення.

Операційні автомати з
канонічною структурою
Структура ОА, яка отримана шляхом заміни
кожного елемента функції (слова, мікрооперації,
логічної умови) відповідними елементами
структурного базису (шини, регістри, комбінаційні
схеми) називається ОА з канонічної структурою.
Структуру ОА можна синтезувати безпосередньо

за інформацією, заданої:
1) множиною мікрооперацій;
2) множиною слів, які можуть бути вхідними,
вихідними і внутрішніми;
3) множиною логічних умов.

ПРОЕКТУВАННЯ ОА З КАНОНІЧНОЇ СТРУКТУРОЮ
1. Словам S1,S2,…SN, описаним в якості внутрішніх, ставляться у
відповідність регістри S1,S2,…SN розрядністю n1,n2,…,nN.
2. Словам d1,d2,…,dH, описаним в якості вхідних, ставляться у
відповідність вхідні полюси d1,d2,…,dH. Ці вхідні полюси
з'єднуються шинами з входами відповідних регістрів.
3. Словам r1,r2,…,rQ, описаним в якості вихідних, ставляться у
відповідність вихідні полюси r1,r2,…,rQ,. Виходи регістрів
з'єднуються шинами з вихідними полюсами.
4. Кожній мікрооперації, описаної

оператором присвоювання Sk:= φm (Si,Sj),
ставиться у відповідність комбінаційна
схема φm, на входи якої надходить вміст
відповідних регістрів Si і Sj , а вихід
надходить на вхід регістра Sk .
5. Кожній логічній умові Xl ставиться у
відповідність комбінаційна схема.

Узагальнена структура ОА з канонічної структурою

виглядає наступним чином:
X1 X2 XL
Продуктивність: найвища;
Швидкодія: найвища;
Витрати обладнання: найбільші.

Крім зазначених характеристик є ще такі:

• регулярність (структура складається з однотипних
частин, пов'язаних між собою однаковим чином);
• універсальність (проявляється в тому, можлива або
неможлива реалізація різних класів функцій однією і
тією ж структурою).
ОА канонічного типу має найменший ступінь узагальнення

реалізованих функцій. Для того, щоб скоротити витрати
обладнання, необхідно об'єднати еквівалентні мікрооперації,
реалізовані однією схемою.
Залежно від ступеня узагальнення комбінаційних схем

розрізняють наступні типи ОА:
– I-автомати;
– M-автомати;
– IM-автомати.

1. Принцип мікропрограмного управління.

2. Поняття мікрооперації, логічного умови і мікропрограми.
3. Структурна організація операційних пристроїв.
4. Основні характеристики операційних пристроїв.
5. Функції, що реалізуються операційним автоматом.
6. Функції, що реалізуються керуючим автоматом.
7. Структурна організація і основні операційні елементи
операційних автоматів.
8. Основні типи операційних автоматів.
9. Операційні автомати канонічного типу і порядок їх
проектування.
10. Узагальнена структура операційного автомата з
канонічною структурою і його основні характеристики.

Лекція 2-2
ОПЕРАЦІЙНИЙ АВТОМАТ ТИПУ I

ПОНЯТТЯ ПРО ЕКВІВАЛЕНТНІ МІКРООПЕРАЦІЇ

І УЗАГАЛЬНЕНИЙ ОПЕРАТОР
В мікропрограмах можуть зустрічатися мікрооперації, що обчислюють

значення слів з використанням однієї і тієї ж функції, застосовуваної до
різних наборів слів, наприклад:
Приклад:
y1 : S4 := S1 + S2
y2 : S5 := S1 + S3 +1

Одна комбінаційна схема може використовуватись для

виконання декількох мікрооперацій, еквівалентних в сенсі
реалізованих ними функцій. За рахунок цього можуть бути
зменшені витрати обладнання, проте може виключатися сумісність
мікрооперацій, що приводить до додаткових витрат часу.
Процедура мінімізації числа комбінаційних схем базується на
понятті еквівалентних мікрооперацій і узагальненого оператора.
Мікрооперації вважаються еквівалентними, коли оператори
містять одну і ту саму функцію. Еквівалентність мікрооперацій
означає, що для обчислення двійкових виразів, що відповідають
мікроопераціям, може використовуватись одна й та сама
комбінаційна схема.
Еквівалентність встановлюється таким чином:
S1 * S 2 * * S k
Двійкові вирази називаються еквівалентними,
S1 * S2 * * Sn
якщо одне з них може бути приведено до другого шляхом:
1. Заміни одного слова іншим або його інверсією.
2. Заміни слова константою.
3. Рівносильними перетвореннями виразів.
Для побудови структури, що реалізує сукупність еквівалентних

мікрооперацій, вводиться спеціальна форма представлення –
узагальнений оператор:
S j := A1 * A 2 * * A m , де Ai допоміжні змінні.
Приклад 1:
 y1 : S4 := S1 + S2

  S4 := S1 + A3 + A4
 y2 : S4 := S1 + S3 + 1

 S2 , y1 = 1
A3 = 
 S3 , y2 = 1

Приклад 2:
 y3 : S2 := R1 ( 0.S1 )
 
( )
 y4 : S2 := R1 1.S1
0, y3 = 1
A1 = 
1, y4 = 1

ОПЕРАЦІЙНІ АВТОМАТИ ТИПУ I
Визначимо структуру ОА, продуктивність якого не

нижче продуктивності канонічного ОА, а витрати обладнання
менше. Це може бути забезпечено у випадку, якщо
структура, що синтезується, не буде вносити обмеження на
сумісність мікрооперацій.
Це може бути виконано тоді, коли кожна комбінаційна

схема використовується для виконання еквівалентних
мікрооперацій, зв’язаних з обчисленням значень одного і
того ж слова.
Отже, для мінімізації апаратних засобів необхідно

узагальнювати комбінаційні схеми для виконання декількох
мікрооперацій, які належать одній підмножині мікрооперацій,
що обчислює одне слово.

ОА, структура яких забезпечує можливість одночасного

виконання всіх функціонально сумісних мікрооперацій при
використанні мінімально можливого числа комбінаційних схем,
називаються I-автоматами. Особливістю I-автоматів
являється те, що кожен регістр обслуговується своєю
комбінаційною схемою.

ПРОЕКТУВАННЯ I-АВТОМАТІВ
Зводиться до перетворення заданого набору мікрооперацій в сукупність
узагальнених операторів і виконується наступним чином:
1. Складається список мікрооперації і логічних умов:
y1 : A := D1
y2 : B := D2
y3 : C := 0
y4 : CnT := n
y5 : C := C + A
y6 : TS := B ( 0 )
y7 : B := R1 ( C ( 0 ) .B )
y8 : CnT := CnT − 1
( C(n-1)
= R1(C
yy99 ::CC ::= 1) )C )
( n −.C
1 (RCFC
10 ::=CR:=
yy10 1(CF ).C )
y11 : C := C + A + 1
y12 : R := C .B
x1: B ( 0 )
x 2 : OF
x 3 : CnT = 0
x 4 : TS
2. Вибирається множина регістрів і визначається їх

розрядність. Використовуються наступні регістри:
A ( n − 1: 0 ) ; B ( n-1:0 ) ; C ( n-1:0 ) ;
CnT ( m − 1: 0 ) ; CF, OF, TS.
3. Вся множина мікрооперацій розбивається на
підмножини, що відповідають внутрішнім словам
(регістрам):
YA = y1 
YB = y 2 , y 7 
YC = y3 , y5 , y9 , y10 , y11 
YCnT = y 4 , y8 
YTS = y 6 

4. На виділених підмножинах визначаються класи
еквівалентних мікрооперацій.
K A =  y1 , K B1 =  y 2  , K B 2 =  y 7  , K C1 =y 3 , K C 2 = yy55 y, 11
y11,
K C 3 = y99,yy10
10  , K CnT1 =  y 4  , K CnT2 =  y 8  , K TS =  y 6  .
5. Для кожного класу, що містить не менше 2-х

мікрооперацій, знаходиться узагальнений оператор:
6. Будується структурно-функціональна схема ОА.

y5 y11

1. Еквівалентні мікрооперації і форма їх

представлення. Узагальнений оператор.
2. Структурна організація і порядок
проектування операційного автомату типу І.
3. Основні характеристики операційного
автомата типу І.

ЛЕКЦІЯ 2-3-1
СТРУКТУРНА ОРГАНІЗАЦІЯ
ТА ПРОЕКТУВАННЯ
М-АВТОМАТІВ

Недоліком I-автомата являється велика

розрядність шини і можлива наявність декількох
комбінаційних схем, які реалізують еквівалентні
мікрооперації, що відносяться до різних регістрів.
Апаратні витрати можна зменшити, якщо кожну
комбінаційну схему узагальнити по відношенню до
всіх регістрів, тобто, необхідно виконати
узагальнення еквівалентних мікрооперацій для всієї
множини мікрооперацій.
ОА, синтезовані на основі принципу
узагальнення комбінаційних схем, що
використовуються для виконання всіх мікрооперацій,
називаються М-автоматами.

Принцип узагальнення комбінаційних схем породжує

наступну структуру ОА:

В такій структурі мікрооперації, яка зв’язана з

перетворенням yp : Sk: = φm (Si, Sj), ставиться в
відповідність набір операторів:
ai: A1:=Si,
bj: A2:=Sj,
φm: z:= φm (A1, A2),
dk: Sk: =z.
yp = {ai, bj, φm, dk}.
Особливістю М-автомата являється те, що в кожному

такті він може виконувати тільки одну мікрооперацію
перетворення, отже, продуктивність М-автомата має
мінімальне значення.
Витрати на обладнання також мінімальні.

Проектування М-автоматів
1. Складається список мікрооперацій і логічних умов:
y1 : A := D1
y2 : B := D2
y3 : C := 0
y4 : CnT := n
y5 : C := C + A
y6 : TS := B ( 0 )
y7 : B := R1 ( C ( 0 ) .B )
y8 : CnT := CnT − 1
( C(n-1)
= R1(C
yy99 ::CC ::= 1) )C )
( n −.C
1 (RCFC
10 ::=CR:=
yy10 1(CF ).C )
y11 : C := C + A + 1
y12 : R := C .B
x1: B ( 0 )
x 2 : OF
x 3 : CnT = 0
x 4 : TS

Проектування М-автоматів
2. Обираються регістри, визначається їх розрядність.
A(n-1:0), B(n-1:0), C(n-1:0), CnT(m-1:0), CF, OF, TS.
3. Відповідно до наборів мікрооперацій виконується

розподіл регістрів по шинам A1 и A2.
Регістри розподіляються таким чином, щоб зменшити число
керованих шин.
Результатом розподілу являються дві множини:
A1= {Sα1, Sα2, Sαk},

A2= {Sβ1, Sβ2, Sβk}.
A1={C(n-1:0), CF, OF, TS}, A1 (n-1:0),

A2={A(n-1:0), B(n-1:0), C(n-1:0)}, A2 (n-1:0).

4. Визначаються оператори, що реалізуються М-автоматом.

З цією метою будується спеціальна таблиця:

5. Виділяються класи еквівалентних мікрооперацій.
6. Будується структурно-функціональна схема

операційного автомата типу М.

CF
n OF
n
n
5
n
n
n n
n n
CF
SM OF{ x2
-
n

ЛЕКЦІЯ 2-3-2
СТРУКТУРНА ОРГАНІЗАЦІЯ
ТА ПРОЕКТУВАНЯ
IM-АВТОМАТІВ

IM-автомати – операційні автомати, структурна організація

яких не вносить обмеження на виконання за 1 такт більше
однієї мікрооперації. Структура IM-автоматів може
породжуватися двома способами:
- використанням для виконання мікрооперацій

паралельних комбінаційних схем;
- використанням для виконання мікрооперацій послідовних
комбінаційних схем.
Відповідно до цього можуть бути:
1. IM-автомати з паралельною комбінаційною частиною.

2. IM-автомати з послідовною комбінаційною частиною.

IM-АВТОМАТИ З ПАРАЛЕЛЬНОЮ КОМБІНАЦІЙНОЮ ЧАСТИНОЮ
ai : A1 := S i ; mm ( A1 A2 ) ;
z1 :=  p : S p := z 2 ;
b j : A2 := S j ; z 2 := f ( A3 ) ; p  q.
c k : A3 := S k ; d q : S q := z1;
Такий ОА можна розглядати таким, що складається з В ОА типу

М. Тому проектування IM-автоматів з паралельною комбінаційною
частиною зводиться до проектування В М-автоматів.
Для цього потрібно всю множину мікрооперацій розбити на
відповідні підмножини, пов’язані з В М-автоматами (У1, У2,...,УВ) і
для кожної підмножини спроектувати М-автомат.

IM-АВТОМАТИ З ПОСЛІДОВНОЮ КОМБІНАЦІЙНОЮ ЧАСТИНОЮ

y p = Ai , B j , f ,mm , hk , d q 
ai : A1 := Si
b j : A2 := S j
A3 := f ( A2 )
m
A4 :=  mm ( A1. f ( A2 ) )
m ( A1 , A3 ) = 
(
Z := hk ( A4 ) = hk A1 ,mm ( A1 , f (
( A2 ) ) ) = hk mm ( Si , f ( S j )))
d q : S q: = z

Така структура ОА дозволяє виконувати послідовно за 1 такт 3

мікрооперації, тому для того, щоб можна було виконувати будь-яке
перетворення на цій структурі, необхідно щоб кожна комбінаційна
схема володіла властивістю простої передачі (передачі без змін).
Комбінаційна схема Ф1 – використовується для формування
констант та кодів чисел і називається формувачем кодів.
Комбінаційна схема Ф2 – виконує бінарні операції і
називається суматором (функція додавання).
Комбінаційна схема Ф3 – виконує функцію зсуву (зсувач).
Проектування IM-автоматів з послідовною комбінаційною
схемою зводиться до отримання функцій:
( (
y 7p := S q = h k m
m Si , f ( S j )))
Послідовність проектування наступна:
На ГСА виділяються лінійні ділянки (ділянка між двома
умовними вершинами). Лінійним ділянкам присвоюються ранги, які
визначаються числом операторних вершин ділянки.
Для кожної виділеної лінійної ділянки знаходиться множина
виразів, породжених цими ділянками, які реалізуються схемно.
YS1 = yy11, y33 ,yy55 ; YS2 = y22,yy44  



y3 = f1 ( y1 ) ; S1:=S1 + 1 + S4 

S 1 := S 1 + 1 y1y1
y2y2
y5 = f 2 ( y3 ) ; ( (
S1:=R1 0. S1 + 1 + S4 
 ))
y p : S1 := R1 ( 0.( S4 + S1 + 1) )
y3y3
y4y4 yq : S2 :=L41( ( S2 + S3 ) .0 )
y5y5 y4 = f3 ( y2 ); L1( (S2 +S3 ).0 )

S2 :=4
XjXj
Такі вирази знаходяться для всіх лінійних ділянок.

Для отримання виразів обираються еквівалентні
перетворювачі і знаходяться узагальнені оператори,
для яких будуються схеми.
1.Структурна організація і порядок проектування ОА типу М.

2. Основні характеристики операційного автомата типу М.
3. Порівняльний аналіз ОА типів І та М.
4. Структурна організація і порядок проектування ОА типу
ІМ з паралельною комбінаційною частиною.
5. Структурна організація і порядок проектування ОА типу
ІМ з послідовною комбінаційною частиною.
6. Основні характеристики ОА типу ІМ з паралельною
комбінаційною частиною.
7. Основні характеристики ОА типу ІМ з послідовною
комбінаційною частиною.
8. Порівняльний аналіз ОА типу ІМ з операційними
автоматами типу І и М.

ЛЕКЦІЯ 2–4
ПРИСТРОЇ КЕРУВАННЯ

ПРИСТРОЇ КЕРУВАННЯ.
Загальна характеристика і класифікація ПК.
Під ПК розуміється сукупність блоків і вузлів процесора, що
забезпечують координування роботи всіх пристроїв ЕОМ і управління
ними для всіх прийнятих режимів.
ПК, реалізуючи програми, організовує всі необхідні дії з прийому,
оцінки та перетворення вхідної інформації з метою отримання і видачі
необхідних результатів. Таким чином, ПК може вважатися
перетворювачем первинної командної інформації, представленої
командами програми, у вторинну командну інформацію, представлену
сформованими ПК виконавчими адресами, кодами і керуючими
сигналами, вплив яких на відповідні вузли і блоки призводить до
виконання заданих операцій.
Послідовність виконання команди програми:
1.Вибір команди з ОП.
2.Декодування операції.
3.Визначення виконавчих адрес операндів.
4.Вибірка операндів з пам'яті.
5.Виконання операції.
6.Завантаження результату в пам'ять.
Послідовність керуючих сигналів, що генерується
ПК, задається надходжуючими на входи пристрою кодом
операції, сигналів з операційної частини, які несуть
інформацію про особливості операндів, проміжного і
кінцевого результатів, а також синхросигналами, що
задають межі такту.
Формально ПК можна розглядати як кінцевий
автомат, який визначається:
1. Множиною кодів операцій F={f1, f2, …, fG}.
2. Множиною вхідних сигналів X={x1, x2, …, xL}.
3. Множиною вихідних сигналів Y={y1, y2, …, yM},
відповідних множині мікрооперацій.
4. Множиною мікропрограм, що підлягають реалізації,
які встановлюють, в залежності від значень вхідних
сигналів, керуючі сигнали, що видаються в певні такти.
5. Множиною внутрішніх станів S={S1 ,S2, …, SN}.
Класифікація
1. Залежно від узагальненості виконуваних операцій
розрізняють такі ПК:
- спеціалізовані ПК (з «жорсткою» логікою);
- універсальні ПК (з «гнучкою» логікою).
Спеціалізовані ПК функціонують за фіксованою програмою,
змінити яку можна тільки шляхом перекомутації елементів схеми.
Універсальні ПК дозволяють виконувати будь-які програми,
записані як послідовність команд.
2. Залежно від того, постійна або змінна тривалість циклу
роботи, ПК діляться на:
- синхронні;
- асинхронні.
У синхронних - тривалість такту постійна, у асинхронних -
змінна (залежить від часу формування керуючих сигналів).
3. За ступенем централізації ПК діляться на:
- централізовані;
- децентралізовані (змішані).
У централізованих ПК вся тимчасова діаграма задається одним
ЦПК. У децентралізованих ПК є центральний ПК і місцеві ПК.
ПК З «ЖОРСТКОЮ» ЛОГІКОЮ
Принципи побудови КА з «жорсткою» логікою
При використанні «жорсткої» логіки КА будуються з

розрізнених комбінаційних схем і елементів пам'яті. Закон
функціонування КА визначається порядком з'єднання елементів
між собою.
Основними елементами, за допомогою яких можуть бути
побудовані КА, є:
- елементи затримки (D-тригери);
- розподільники сигналів (регістри зсуву);
- цифрові автомати.
КА на елементах затримки
В цьому випадку операторним вершинам ГСА ставляться у

відповідність елементи затримки (D-тригери), логічним
вершинам (розбіжність дуг) - елемент І, сходженням дуг -
елемент АБО.
Початок
y1, y2, y3, y4
0
x1
y5
y 6, y 7 , y 8
01 1
0
x2
y9 y10
0
x3
1
0
x4
1
y11
y12
Кінець

y 1-
x1 y5 y 6y 7 y 8
y4 x2 y10 y9 x3 x4 y11 y12
Start & ЗЕ & ЗЕ & & ЗЕ

STOP
ЗЕ 1 ЗЕ 1 1 ЗЕ
& 1 & ЗЕ & &
x1
x2 x3 x4
Такі автомати можуть бути побудовані для нескладних пристроїв

керування, що виконують обмежене коло операцій.
Тривалість такту Т вибирається згідно умови: T ≤ max ti.

КА на розподілювачах сигналів
Особливістю розподілювачів сигналів є формування послідовності
сигналів після стартового сигналу. При цьому, якщо необхідно
сформувати N керуючих сигналів (N тактів), то розподілювач повинен
мати (N + 1) стан, де останній стан використовується для припинення
подачі синхросигналів.
Як правило, КА на розподілювачах сигналів використовуються в
тому випадку, коли ГСА не має циклів.
Розглянемо приклад на основі ГСА без x3 .
y5 y6-y8 y4
y1-y4 x1 y10 y9 y12
& x2 &
x4
x2 & & Stop
0 1 2 3 4 5 6 7
Start
Розподільник сигналів можна побудувати на регістрах зсуву.

Тривалість такту Т вибирається згідно умови: T ≥ max ti.
КА як цифровий автомат
f – набір вхідних сигналів кодів операцій, що виконуються;

x – набір вхідних повідомлюючих сигналів;
y - набір вихідних керуючих сигналів;
φ - набір сигналів перемикань пам'яті;
Q - стан пам'яті.
Q(t+1)= φ (Q(t),x(t)) Мілі

y(t)=f(Q(t), x(t))
Q(t+1)= φ (Q(t),x(t)) Мура

y(t)=f(Q(t))

Проєктування керуючого автомату Мили
1. На ГСА виконується відмітка станів КА Мілі.
2. Знаходиться множина шляхів переходу з одного стану

автомата Мілі в другий та будується граф переходів.
3. Виконується кодування внутрішніх станів автомата з

урахуванням кількості переходів у відповідний стан.
n = ]log2Na[ = ]log26[ =3
a0=001; a1=011; a2=010; a3=000; a4=100; a5=101.
4. Складається пряма або обернена структурна таблиця

переходів МПА Мілі.
5. На основі табл. 1 складаються та мінімізуються рівняння

виходів та переходів (функцій збудження тригерів) КА Мілі.
6. Будується структурно-функціональна схема КА Мілі.

П
a0
y1 y2 y3 y4
a1
0
x1
y5
a2
y6 y7 y8
a3
10 10
x2
y9 y10
a4
0
x3
0
x4
y11
a5
y12
a0

Структурна таблиця переходів

Рівняння виходів і переходів
y1 = y 2 = y3 = y 4 = a0
y5 = a1 x1  a4 x1 x3 = x1 (a1  a4 x3 )
z = a1  a4 x3
y5 = a1 x1  a4 x1 x3 = x1 z
y6 = y7 = y8 = a1 x1  a2  a4 x1 x3 = a2  x1 (a1  a4 x3 ) = a2  x1 z
y 9 = a3 x 2
y10 = a3 x2
y11 = a4 x3 x4
y12 = a4 x3 x4  a5
D0 = a0  a4 x3 x4  a4 x3 x4  a5 = a0  a4 x3  a5
D1 = a0  a1 x1  a4 x1 x3 = x1 (a1  a1 x3 )  a0 = a0  y5
D2 = a3  a4 x3 y 4 = a3  y11
z = (a1  a4 x3 )

x1
x2
x3
x4
Start
Stop
Reset
Clk


ЛЕКЦІЯ 2-5
ПРИСТРОЇ КЕРУВАННЯ
З ПРОГРАМОВАНОЮ ЛОГІКОЮ
(П-АВТОМАТИ)

ПРИНЦИПИ РОБОТИ ПК З ПРОГРАМОВАНОЮ ЛОГІКОЮ
П-автомати будуються на основі принципу мікропрограмного

управління (МПУ), що використовує операційно-адресну структуру
керуючих слів, які зберігаються в пам'яті.
Керуюче слово визначає порядок роботи пристрою протягом
одного такту і називається мікрокомандою (МК). МК містить
інформацію про мікрооперації, які виконуються в даному такті роботи
пристрою (операційна частина), і інформацію про адресу наступної
МК (адресна частина).
В ПК з «гнучкою» логікою (П-автомати) МК реалізується в явній
формі у вигляді послідовності МК, що зберігаються в пам'яті. Формат
МК має такий вигляд поля:
Р - службове поле, яке визначає тип МК,

У – операційна частина, яка може містити одне або декілька полів
мікрооперацій:
Y= {Y1, Y2, …, YK},
А – адресна частина, яка визначає адресу наступної мікрооперації.
Містить одне або декілька полів логічних умов і адресні поля:
А = {X, ADR}.

П-автомат функціонує як автомат Мура і структурно його можна
представити таким чином:
СУ – схема управління;
СФКС – схема формування керуючих сигналів;
СВЗПС – схема виділення значень повідомлюючих сигналів;
СФАМК – схема формування адресів МК;
СЗ – сигнал звернення;
РД – регістр даних;
РА – регістр адреси;
EPPROM – пам'ять;
CLK – сигнали синхронізації.
Тpа = Тх+Та+Тп+Тр+Ту
Залежно від прийнятого способу кодування МК розрізняють три

варіанти організації мікропрограмування:
• горизонтальне;
• вертикальне;
• комбіноване (змішане).
При горизонтальному мікропрограмуванні кожній мікрооперації
виділяється свій розряд. Тоді nоч = M.
Для скорочення розрядності операційної частини МК можна
використовувати вертикальне мікропрограмування, при якому в
одному такті формується один керуючий сигнал.
При змішаному мікропрограмуванні вся множина мікрооперацій

розбивається на підмножини несумісних мікрооперацій.
За способом формування адреси наступної МК розрізняють :
1. П-автомати з примусовою адресацією.
2. П-автомати з природною адресацією.

При примусовій адресації в кожній МК вказується адреса наступної

МК, а при природній, адреса наступної МК в явному вигляді вказується
лише в деяких МК (мікрокоманди переходу), а в інших випадках вона
приймається рівною збільшеної на 1 адреси попередньої команди.
Поле Х зберігає коди логічних умов, що перевіряються.
= , A=A 0

X= 0, A=A 0
 , x x = 1, A=A
  1
Для скорочення розрядності МК можна використовувати одне
адресне поле:
= , A=B

X= 0, A=B
   , x x 
=
 1, A=B+1

З метою скорочення розрядності МК у випадках, коли в

мікропрограмі є послідовності операторних або умовних вершин,
використовується природна адресація. Тоді використовуються два
типи МК:
1) операційні мікрокоманди (ОМК);
2) управляючі мікрокоманди (УМК).
0, A=A+1

 =, A=B
p= 
1, x=  0, A=B
   , x x 
=
  1, A=A+1

Розрядність МК можна скоротити, якщо використовувати
сегментацію пам'яті.
Скоротити число тактів виконання мікропрограми можна, якщо за

один такт перевіряти не одне, а декілька логічних умов одночасно.

ПРОЕКТУВАННЯ П-АВТОМАТІВ
Проектування П-автоматів складається з наступних

етапів:
1. Вибір способу адресації і формату мікрокоманд.
2. Визначення формату операційної частини мікрокоманд
(або формату операційної мікрокоманди).
3. Розмітка ГСА відповідно до обраного способу адресації і
формату мікрокоманд.
4. Визначення формату адресної частини мікрокоманди
(формату керуючої мікрокоманди).
5. Складання кодованої мікропрограми функціонування
П - автомата і карти програмування пам'яті.
1. Побудова структурно-функціональної схеми П-автомата.
2. Оцінка характеристик П-автомата.

0, A=A+1

 =, A=B
p= 
1, x=  0, A=B
  , x x = 1, A=A+1
  

Визначення формату операційної частини мікрокоманди
Матриця сумісності:
0 S12 ... S1M
S 21 0 ... S 2 M 0 yi та yj не сумісні
S= , де Sij = 
... ... ... ... 1 yi та yj сумісні
S M1 SM 2 ... 0
0 1 1 1 0 0 0 0 0 0 0 0
1 0 1 1 0 0 0 0 0 0 0 0
1 1 0 1 0 0 0 0 0 0 0 0
1 1 1 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 1 1 0 0 0 0
S=
0 0 0 0 0 1 0 1 0 0 0 0
0 0 0 0 0 1 1 0 0 0 0 0
0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 0 0 0 0

Матриця включень:
r11 r12 ... r1M Y1
r21 r22 ... r2 M Y2 0, yi  Yi
R= , rij = 
... ... ... ... ... 1, y j  Yi
rN 1 rN 2 ... rNM YN
Розподіл мікрооперацій по операційним полям:
1-й крок:
y1  Y1
1 0 0 0 0 0 0 0 0 0 0 0 Y1
0 1 0 0 0 0 0 0 0 0 0 0 Y2
R= 0 0 1 0 0 0 0 0 0 0 0 0 Y3
0 0 0 1 0 0 0 0 0 0 0 0 Y4
y1  Y1
1 0 0 0 1 1 0 0 1 1 1 1 Y1
R'= 0 1 0 0 0 0 1 0 0 0 0 0 Y2
0 0 1 0 0 0 0 0 0 0 0 0 Y3
0 0 0 1 0 0 0 1 0 0 0 0 Y4

2-й крок
S 2  Y1 = y1 ; y 2  Y2
3-й крок
S 3  Y1 = y1 ; S3  Y2 = y2 ; y 3  Y3
4-й крок
S4  Y1 = y1
S4  Y2 = y 2
S4  Y3 = y 3  y 4  Y4
5-й крок
S 5  Y1 =   y 5  Y1
6-й крок
S 6  Y1 =   y 6  Y1
7-й крок
S 7  Y2 = y 6
S 7  Y2 = ; y 7  Y2
Кафедра КІТС Корабльов

8-й крок
S 8  Y1 = y 6
S 8  Y2 = y 7
S 8  Y3 =   y 8  Y3
Y1= {y1, y5, y6, y9, y10, y11, y12}
Y1= {y1, y5, yY62, =y9{y
, y2,10y7,
, y11yF}
, y12}
Y2= {y2, y7, yYF3}= {y3, y8}
Y3= {y3, y8} Y4= {y4}
Y4= {y4}
Визначаємо розрядність: nYi =]log(N yi + 1)[
nY 1 = 3
nY 2 = 2 nОМК = n p +  n yi = 9
nY3 = 2 n x =]log 2 (N x + 1)[= 3

n B =]log 2 N a [= 4
nY 4 = 1
nУМК = n p + n x + n B = 1 + 3 + 4 = 8

Складається кодована мікропрограма і таблиця програмування



ЛЕКЦІЯ 2-6
ЗАПАМ’ЯТОВУЮЧІ ПРИСТРОЇ ЕОМ
СТАТИЧНІ ОЗП (SRAM)
ПОСТІЙНІ ЗАПОМ’ЯТОВУЮЧІ
ПРИСТРОЇ (ROM)

ОСНОВНІ ПОНЯТТЯ, ХАРАКТЕРИСТИКА І КЛАСИФІКАЦІЯ ЗП

Запам'ятовуючі пристрої (ЗП) служать для зберігання інформації та
обміну нею з іншими вузлами обчислювальних систем.
Важливими параметрами пам'яті є:
1. Інформаційна ємність - максимально можливий обсяг інформації,
що зберігається.
2. Організація пам'яті - добуток числа збережених слів на їх
розрядність (N x n).
3. Швидкодія (оцінюється часом читання, запису та тривалості
циклів читання / запису) - динамічні параметри.
4. Рівні напруги «0» і «1»; вхідна, вихідна і навантажувальна
ємності, величини струмів рівнів «0» і «1» - статичні параметри.
5. Енергонезалежність - здатність пам'яті зберігати дані при
відключенні напруги живлення.
Енергонезалежність може бути природною (властива самим ЗЕ) або
штучної (досягається введенням резервних джерел живлення).
6. Вартість.
Всі перераховані вище вимоги до пам'яті є взаємно-суперечливими,
тому поки неможливо реалізувати один тип ЗП, що відповідає всім
названим вимогам.

Основні динамічні параметри ІМС ЗУ
Час зчитування - інтервал між моментами появи сигналів читання і слова на

виході пам'яті.
Час запису - інтервал після появи сигналу «запис», достатнього для
встановлення комірки пам'яті в стійкий стан.
Мінімально допустимий інтервал між послідовними читаннями або записами
утворює відповідний цикл, при цьому тривалості циклів можуть перевищувати
час читання або запису, так як після цих операцій може знадобитися час для
відновлення початкового стану пам'яті.
Концепція багаторівневої пам'яті
Найважливіші параметри ЗП знаходяться в протиріччі. Так,
наприклад, велика інформаційна ємність не поєднується з високою
швидкодією, а швидкодія в свою чергу не поєднується з низькою
вартістю. Тому системам пам'яті властива багатоступенева
ієрархічна структура.
В сучасних РС організують комплекс різнотипних ЗП,

взаємодіючих між собою і забезпечуючих прийнятні характеристики
пам'яті РС для кожного конкретного застосування.
Ієрархічна структура пам'яті є традиційним рішенням

проблеми зберігання великої кількості даних.
Ієрархія починаючи з самого верхнього рівня:
- регістрова пам'ять;
- кеш-пам'ять (1-го і 2-го рівнів);
Регістри + кеш-пам'ять - це надоперативна пам'ять (НОЗП).
- (основна) оперативна пам'ять;
- спеціальна пам'ять (відео пам'ять);
- зовнішня пам'ять.

Підключення кеш-пам'яті L2 для Підключення кеш-пам'яті L2 для

процесорів типу Pentium. процесорів типу Pentium II і
Pentium III і т. д.


В міру просування по структурі зверху вниз зростають три
параметра.
По-перше, збільшується час доступу.
По-друге, збільшується обсяг пам'яті.
По-третє, збільшується кількість бітів, які отримуються за

одиницю вартості.
Вартість пам'яті постійно зменшується, в той час як її обсяг -

збільшується (закон Мура).
При організації пам'яті сучасних РС (МПС) особлива увага

приділяється:
- надоперативній пам’яті;
- вдосконаленню оперативної пам'яті;
- принципам обміну інформацією між ОЗП і ВЗП.

Класифікація ЗП

Важливою ознакою класифікації пам'яті є доступ до даних.
1. За способом доступу до даних ЗП діляться на:
- адресні;
- послідовні;
- асоціативні.
При адресному доступі на адресні входи подається код, за
яким відшукується комірка для запису / читання інформації. Всі
комірки адресної пам'яті в момент звернення однаково доступні.
Адресна пам'ять ділиться на :
- RAM (Random Access Memory) – оперативна пам’ять;
- ROM (Read Only Memory) – постійна пам’ять.
2. ОП може бути статичною (SRAM - Statics RAM) і
динамічною (DRAM- Dynamic RAM).
У статичної (SRAM) пам'яті запам'ятовуючим елементом є
тригерна схема.
У динамічної пам'яті (DRAM) запам'ятовуючим елементом є
ємність. Оскільки ємність розряджається, необхідно здійснювати
регенерацію пам'яті.

3. За логікою організації, DRAM-пам'ять може бути асинхронною
та синхронною.
При асинхронній організації пам'яті установка адреси, подача
керуючих сигналів та читання / запис даних можуть виконуватися в
довільні моменти часу - необхідно тільки дотримання тимчасових
співвідношень між цими сигналами.
Синхронна організація пам'яті передбачає, що присутній
зовнішній тактуючий сигнал.
4. Статична пам'ять може бути:

- асинхронною;
- синхронною (тактованою);
- конвеєрною.
В асинхронних SRAM сигнали управління можуть задаватися
імпульсами або рівнями.
В синхронних - деякі сигнали обов'язково повинні бути
імпульсними.
У конвеєрних ЗП організовано конвеєрний тракт передачі даних,
синхронізований тактовою частотою процесора.

Типова структура ІМС ЗП
Будь-яка ІМС ЗП складається з наступних вузлів: матриці
запам'ятовуючих елементів і схеми управління.
Схема управління відповідно до надійшовших вхідних сигналів
забезпечує доступ до запам'ятовуючих елементів і виконання
необхідної операції (наприклад, запису або читання) з вибраними ЗЕ.

Види ROM
ROM (одноразово програмована пам'ять виробником);
PROM (одноразово програмована пам'ять користувачем);
EPROM (електрично перепрограмована пам'ять користувачем, яка
стирається ультрафіолетовим промінням);
EEPROM (електрично перепрограмована пам'ять, яка також
електрично стирається);
FLASH-память.
ЗП з послідовним доступом можуть бути:

1) файлові - дані надходять в початок ланцюжка і з'являються
на виході після деякого числа звернень;
2) FIFO – утворює чергу;
3) LIFO – стекова організація пам'яті;
4) циклічні - слова доступні одне за іншим з постійним
періодом, який визначається ємністю пам'яті (відеопам'ять).
5) ЗП на магнітних носіях.
В асоціативних ЗП пошук інформації здійснюється за певною

ознакою (теги в кеш-пам'яті).

ОСНОВНІ СТРУКТУРИ АДРЕСНИХ ЗП

Адресні ЗП представлені статичними і динамічними оперативними
пристроями і пам'яттю типу ROM.
Для SRAM і ROM найбільш характерні адресні структури 2D, 3D,
2DM. Для DRAM характерна структура 2DM.
СТРУКТУРА 2D
В структурі 2D ЗЕ організовані в прямокутну матрицю.
:
Недоліком є велика кількість адресних ліній і складна

. схема
дешифратора.
Тому адресні структури типу 2D застосовуються лише в ЗП з
невеликою інформаційною ємністю.
Дозволяє різко спростити дешифратори адреси за допомогою
двокоординатної вибірки ЗЕ. У цьому випадку адреса ділиться на 2
частини:
n n
n = 2  2 2 = 2n
2
Сумарне число виходів обох дешифраторів становить

2n/2 + 2n/2 = 2n/2 +1.
У такій структурі DС значно простіше, проте ускладнюється схема ЗЕ.

Структура 3D може застосовуватися в ЗП з багаторозрядною
організацією, при цьому одна така матриця дає один розряд.
Для організації m-розрядного ЗП треба мати m матриць, які
керуються від двох дешифраторів, по відношенню до яких вони
включені паралельно.
n n
n = 2  2 2 = 2n
2

СТРУКТУРА 2DM
У такій структурі адреса теж ділиться на дві частини. Старша
частина адреси надходить на матрицю ЗЕ, що має організацію 2D, а
молодша частина надходить на адресні входи мультиплексорів (Мх),
які вибирають потрібні розряди слів.
Кількість рядків менше (2n-k), проте кількість елементів рядка

більше (m*2k) , тобто один рядок містить m ділянок по 2k
розрядів.
0 1 m-1
2k 2k

Cтруктура 2DM для RAM
У цій структурі важливу роль виконує буфер даних, який крім

функції мультиплексування реалізує функцію зміни напрямку
передачі інформації.

СТАТИЧНІ ОЗП (SRAM)
Статичні запам'ятовуючі пристрої мають структуру 2DM.

Запам’ятовуючими елементами статичних ОЗП служать тригери з
ланцюгами установки і скидання. Як правило, ЗЕ будуються на основі
к-МОП елементів (комплементарної пари). Базовим елементом комірки
є інвертор.
Ucc Ucc
VT1 РШ0
p VT2 VT4 РШ1
VT6
VT5
Uвх
VT2 Uвих VT1 VT3

Функціонування ОЗП в часі регламентується часовими діаграмами.

Так, щоб виключити можливість звернення до іншої комірки, рекомендується
подавати адресу раніше, ніж інші сигнали з випередженням на час його
декодування. Адреса повинна утримуватися протягом всього циклу
звернення до пам'яті. Потім слід подати сигнали, що визначають напрямок
передачі даних і, якщо виконується запис, то дані, що записуються, і сигнал
Chip Select (CS - дозволяє роботу мікросхем), а якщо виконується читання, то
сигнал Output Enable (OE - дозвіл виходу).
A
R
W
Cs
OE
DO
R
W
DI
Недоліки: багатотранзисторність.
Переваги: більш висока швидкодія, ніж DRAM.
При проектуванні пам'яті будь-якого типу необхідно враховувати рівні
напруги, величини струмів і ємнісні навантаження (Ii0, Ii1, Ui0, Ui1, Io0,
Io1, Uo0, Uo1, CI, CO, Clim).
Часові діаграми читання/запису

Влаштування типової мікросхеми SRAM-пам’яті

ПОСТІЙНІ ЗАПОМ’ЯТОВУЮЧІ ПРИСТРОЇ (ROM)
Схемотехніка запам’ятовуючих елементів ПЗП

Основні ПЗП: ROM, PROM, EPROM, EEPROM
Маскові ПУ ROM(M)
Програмуються при виготовленні методами інтегральної технології
за допомогою фотошаблонів.

Схемотехніка запам’ятовуючих елементів ПЗП

Одноразово програмовані ПЗП (PROM)
Програмуються користувачем шляхом усунення або
створення спеціальних перемичок.
Запам'ятовуючі елементи з
плавкими перемичками (а) і
діодними парами (б)

Одноразово програмовані ПЗП (PROM)
ПЗП з одноразовим програмуванням створювалися на
багатоеммітерних транзисторах.
Структура ПЗП обмежувалася в основному за типом 2D.

ПЗП з багаторазовим програмуванням
(репрограмовані ПЗП – EPROM - EEPROM)
Такі ПЗП дозволяють виконати багаторазово запис і стирання

інформації.
Розрізняють EPROM - ПЗП з плаваючим затвором. Для цього
типу пам'яті на плаваючому затворі акумулюються електрони.
EEPROM - ПЗП, де використовується двошарова структура
затвора. Для цього типу пам'яті скупчення інформації відбувається
на кордоні шарів.
EPROM (Electrically Programmable ROM)
Програмування виконується
електричним способом подачею
напруги програмування амплітудою 15
... 20 В. Видалення старої інформації
виконується ультрафіолетовими
променями.
У EPROM можна виконати і
електричне стирання, шляхом подачі
на затвор низького потенціалу, а на
стік / витік високого.
EEPROM (Electrically Erasable Programmable ROM)
Такі ПЗП також дозволяють виконати багаторазово запис і

стирання інформації. Як ЗП в ЕEPROM використовується лавинно-
інжекційний МОП (ЛІЗМОП) транзистор з плаваючим затвором.
Запис і стирання старої інформації виконується електричними
імпульсами.
Структура ЛІЗМОП-транзистора з двома затворами:

ЛЕКЦІЯ 2-7
FLASH-ПАМ’ЯТЬ.
АСИНХРОННА ДИНАМІЧНА
ОПЕРАТИВНА ПАМ’ЯТЬ (DRAM)

Flash-пам’ять
Flash-пам'ять по типу ЗЕ і основним принципам роботи є
подібною до пам'яті EEPROM, але має ряд архітектурних і
структурних особливостей. Зменшені розміри
напівпровідникових шарів кристалу підвищують швидкодію
ЗЕ і зменшують займану площу на кристалі.
У перших мікросхемах Flash-пам'яті стиралася відразу вся
інформація. На ряду зі схемами з одночасним стиранням є
незалежні блоки, і стирання може виконуватися блоками.
Двома основними напрямками ефективності
використання Flash-пам'яті є :
1. Зберігання не надто часто змінюваних даних
(програм).
2. Заміна пам'яті на магнітних носіях.
Мікросхема для заміни жорстких магнітних дисків (файл,
flash-пам'ять, flash-file, memory, ffm) містить більш розвинені
засоби перезапису інформації, і мають симетричну структуру
(ідентичні блоки).
У першому типі - несиметричні структури boot block flash
memory.
Одним з основних елементів структури flash-пам'яті є
матриця запам'ятовуючих елементів. У схемотехніці
накопичувачів розвивається два напрямки:
1. На основі комірок типу «або-ні» nor.
2. На основі комірок типу «і-ні» nand.
Перший тип комірок забезпечують швидкий доступ до
слів при довільній вибірці, а другий тип забезпечує
послідовний доступ.
Структури з комірок «і-ні» більш компактні, мають
велику ємність, використовуються для заміни магнітних
носіїв.
«Або-ні» комірки використовуються для зберігання
програм.
Існують ще й інші різновиди flash-пам'яті, у яких на
одному транзисторі зберігається не один, а два і більше біт
(MLC)
Це забезпечується тим, що в плаваючому затворі
транзистора фіксується не тільки наявність і відсутність
заряду, але і визначається його величина, яка може мати
кілька значень.
Технології та структури флеш-пам'яті
Структура комірки флеш-пам’яті
Структура комірки характерна

для більшості флеш-чіпів і
представляє із себе транзистор з
двома ізольованими затворами:
керуючим (control) і плаваючим
(floating). Важливою
особливістю останнього є
здатність утримувати електрони,
тобто заряд.
В даний час можна виділити дві основні структури
побудови флеш-пам'яті: пам'ять на основі осередків NOR і
NAND.
Ячейка NOR Структура NOR
Структура NOR складається з паралельно включених

елементарних осередків зберігання інформації, що забезпечує
можливість довільного доступу до даних і побайтно запису
інформації.
Ячейка NAND Структура NAND
В основі структури NAND лежить принцип послідовного з'єднання

елементарних комірок, що утворюють групи (в одній групі 16 комірок),
які об'єднуються в сторінки, а сторінки - в блоки. При такій побудові
масиву пам'яті звернення до окремих комірок неможливо.
Програмування виконується одночасно тільки в межах однієї
сторінки, а при стиранні звернення проводиться до блоків або до груп
блоків.
Мікросхеми NAND пам’яті фірми HYNIX

Організація масиву NAND-пам’яті

Процедура читання даних

Процедура запису даних

Процедура стирання блоку

Багаторівнева комірка - Multi-level cell

Здатність зберігати більше одного біта інформації, в порівнянні з
однорівневою (SLC). Багаторівневі комірки зменшують кількість
польових МОП-транзисторів, необхідних для зберігання тієї ж кількості
даних, що і однорівневі комірки.
Трирівневі комірки (TLC) і чотирьохрівневі комірки (QLC)

представляють собою версії пам'яті MLC, які можуть зберігати три і
чотири біта на клітинку відповідно.
Як правило, у міру збільшення кількості «рівнів», продуктивність
(швидкість і надійність) і споживчі витрати знижуються.
Багаторівнева комірка - Multi-level cell

Пам'ять SLC має перевагу в більш високій швидкості запису, більш
низькому енергоспоживанні і більш високої стійкості комірок. Однак,
оскільки пам'ять SLC зберігає менше даних на комірку, ніж пам'ять MLC,
її виробництво коштує більше на мегабайт сховища. Через більш високі
швидкості передачі і очікуваного більш тривалого терміну служби в
високопродуктивних картах пам'яті використовується флеш-технологія
SLC.
Основною перевагою флеш-пам'яті MLC є більш низька вартість
одиниці зберігання через більш високу щільність даних, а програмне
забезпечення для читання пам'яті може компенсувати більш високу
частоту помилок по бітам. Більш висока частота помилок вимагає коду
корекції помилок (ECC), який може виправити кілька бітових помилок;
наприклад, флеш-контролер SandForce SF-2500 може виправляти до 55
біт на 512-байтовий сектор з частотою невиправних помилок читання
менш одного сектора на 10-17 бітів читання.
Іншими недоліками MLC NAND є більш низька швидкість запису,
менша кількість циклів стирання програм і більш високе
енергоспоживання в порівнянні з флеш-пам'яттю SLC.

Трьох-і чотирьох рівневі комірки

(MLC –TLC, QLC)
Потрійний рівень (TLC) являє собою тип флеш-пам'яті NAND, яка
зберігає три біта інформації на комірку з вісьмома станами загальної
напруги. Samsung називає цю технологію 3-бітовим MLC. Негативні
аспекти MLC посилюються в TLC, але TLC виграє від ще більш високої
щільності зберігання і більш низької вартості.
У 2013 році Samsung представила V-NAND (Vertical NAND, також
відому як 3D NAND) з трирівневими комірками з об'ємом пам'яті 128 Гб.
Вони розширили свою технологію TLC V-NAND до 256 ГБ пам'яті в 2015
році і до 512 ГБ в 2017 році.
Пам'ять, в якій зберігається чотири біта на комірку, називається
чотирьохрівневою коміркою (QLC). QLC відноситься до комірок, які
можуть мати шістнадцять станів напруги, тобто тим, які зберігають
чотири біта на клітинку.
У 2017 році Toshiba представила мікросхеми пам'яті V-NAND з
чотирьорівневими комірками, ємність яких складає до 768 Гб. У 2018 р.
ADATA, Intel, Micron і Samsung випустили деякі твердотільні
накопичувачі, що використовують пам'ять QLC NAND.

АСИНХРОННА ДИНАМІЧНА ОПЕРАТИВНА
ПАМ’ЯТЬ (DRAM)
Динамічна оперативна пам'ять (DRAM - Dynamic Random Access
Memory) - енергозалежна напівпровідникова пам'ять з довільним
доступом. На даний момент - це основний тип оперативної пам'яті.
У динамічних ОЗП (DRAM) дані

зберігаються у вигляді зарядів ємностей
МОП-структур і основним ЗЕ є
конденсатор невеликої ємності. В сучасних
ЗУ застосовують однотранзисторний ЗЕ.
З метою прискорення процесу

заряду / розряду конденсаторів, до
розрядних шин підвішується ємнісна
лінії, яка заряджена до U cc 2.
На відміну від SRAM у DRAM

використовуються мультиплексні
адресні лінії.

Мікросхеми динамічної пам'яті організовані у вигляді квадратної
матриці, причому перетин стовпця і рядка матриці задає одну з
елементарних комірок.
При зверненні до тієї чи іншої комірки пам'яті необхідно задати

адресу потрібного рядка і стовпця. Завдання адреси рядка
відбувається, коли на входи матриці пам'яті подається спеціальний
стробувальний імпульс RAS (Row Address Strobe), а завдання адреси
стовпця - при подачі стробувального імпульсу CAS (Column Address
Strobe).
Внутрішня структура Двовимірна адресація комірок

кристала DRAM в динамічної пам'яті по рядках і
контексті однобітної його стовпцях
організації

Запам'ятовуюча матриця банку динамічної пам'яті

Логічна організація Спрощена схема чіпу пам'яті з

мікросхем динамічної шириною шини даних 8 біт
пам'яті

Часові діаграми DRAM

Асинхронні DRAM підвищеної швидкодії
FPM DRAM
FPM DRAM (Fast Page Mode DRAM) - швидка сторінкова
пам'ять. Основна її відмінність від пам'яті DRAM полягало в
підтримці збережених адрес. Тобто, якщо нове зчитуване слово
знаходилося в тому ж рядку, що і попереднє, то звернення до
матриці пам'яті не було потрібно, а вибірка даних
здійснювалася з «буфера даних» за номерами стовпців. Це
дозволяло в разі читання з пам'яті масивів даних значно
скоротити час читання.


EDO-DRAM
EDO-DRAM (Extended Data Out DRAM) - динамічна
пам'ять з вдосконаленим виходом. Адреса наступного
зчитуваного слова передавалась до завершення зчитування
лінії даних пам'яті, тобто до того, як зчитані дані з пам'яті були
передані процесору. Це стало можливим завдяки введенню, так
званих, регістрів-засувок (регистров-защелок), які зберігали
останнє зчитане слово навіть після того, як починалося читання
або запис наступного слова.
BEDO-DRAM
BEDO-DRAM (Burst EDO-DRAM) - з пакетним розширеним
доступом. У структурі BEDO-DRAM міститься додатково
лічильник адрес стовпців. При зверненні до групи слів (пакету)
адреса стовпця формується звичайним способом тільки на
початку пакетного циклу. Подальша передача адреси,
здійснюється швидко за допомогою операції інкременту
лічильника.
M-DRAM
У структурах M-DRAM (Multibank DRAM, багатобанкові
ОЗП) пам'ять ділиться на частини (банки). Звернення до банків
почергове, чим виключається очікування перезаряду шин. Поки
зчитуються дані з одного банку, інші мають "перепочинок" на
підготовку, після якого з'являється можливість звернення до
них без додаткового очікування. При порушенні черговості і
повторному зверненні до того ж банку виконується повний цикл
звернення до пам'яті.
Чим більше банків, тим менше буде повторних послідовних
звернень в один і той же банк.
Так як процесор найчастіше зчитує дані по послідовним
адресами, то ефект прискорення роботи ЗП досягається вже
при розподілі пам'яті всього на два блоки, а саме на один з
непарними адресами, інший - з парними.
Банки ЗП типу M-DRAM можуть будуватися на звичайних
DRAM без будь-яких схемних змін.

ЛЕКЦІЯ 2–8
СИНХРОННА ДИНАМІЧНА
ОПЕРАТИВНА ПАМ’ЯТЬ (SDRAM)

Таймінги пам’яті
Під таймінгами пам'яті розуміють затримки, вимірювані в
кількостях тактів синхроімпульсу, між послідовністю команд
або, що рівносильно, між змінами керуючих сигналів CS#,
RAS#, CAS# і WE#.
У сукупності сигнали CS#, RAS#, CAS# і WE# дозволяють

сформувати всі команди, необхідні для роботи з пам'яттю,
тобто команди активації рядка і чіпа пам'яті (ACTIVE), команду
читання (READ), команду запису (WRITE) та команду
деактивації (закриття) рядки (PRECHARGE).
Розрізняють декілька типів таймінгів пам'яті.

Визначення таймінгів пам'яті на прикладі читання в разі одного
логічного банку

1. RAS# to CAS# Delay (tRCD)
З огляду на те, що імпульс RAS # еквівалентний
виконанню команди активації рядка (ACTIVE), а імпульс CAS #
- команді READ, під затримкою RAS-to-CAS Delay можна
розуміти час між командами ACTIVE і READ.
2. CAS# Latency (tCL)

Від команди читання (записи) даних і до видачі першого
елемента даних на шину (запису даних в комірку пам'яті)
проходить проміжок часу, який називається CAS Latency.
3. Active to Precharge Delay (tRAS)

Це мінімальний проміжок часу, який повинен пройти з
моменту подачі команди активації рядка (RAS #) до команди
PRECHARGE. Тобто фактично це час, протягом якого рядок
залишається активованим.

4. RAS# Precharge (tRP)

Завершення циклу звернення до банку пам'яті
здійснюється подачею команди PRECHARGE, що приводить до
закриття рядка пам'яті. Від команди PRECHARGE і до
надходження нової команди активації вже інший або того ж
самого рядка пам'яті (в тому ж логічному банку) повинен
пройти проміжок часу (tRP), названий RAS # Precharge (RAS #
PRE Time). Фактично RAS Precharge - це проміжок часу,
необхідний для регенерації вмісту рядка пам'яті після його
читання.
5. Auto Refresh Cycle Time (tRC)

Мінімальний проміжок часу між активацією двох різних
рядків одного і того ж банку називається Auto Refresh Cycle
Time (tRC).
Завжди tRC = tRAS+tRP.

6. RAS# to RAS# Delay (tRRD)
Це мінімальний проміжок часу між командами активації
рядків (RAS #) в різних логічних банках пам'яті.
Визначення таймінгів пам'яті на прикладі читання в разі двох логічних

банків
7. Write recovery time (tWR)
Це мінімальний проміжок часу між прийомом останньої
порції даних, що підлягають запису, і готовністю рядка пам'яті
до його закриття за допомогою команди PRECHARGE.
Визначення таймінгів пам'яті на прикладі запису даних

8. Write to Read Delay (tWTR)

Визначає мінімальний проміжок часу між прийомом
останньої порції даних, що підлягають запису, і командою
читання.
9. Read to Precharge Time (tRTP)

Це мінімальний проміжок часу між подачею команди на
читання до команди Precharge.
10. Command Rate

Ще один тип затримки - це швидкість виконання команд
(Command Rate), що представляє собою затримку в тактах
системної шини між командою CS # вибору чіпа і командою
активації рядка.

Запис таймінгів пам'яті
Найбільш значущими за їхнім впливом на продуктивність є
таймінги tCL, tRCD, tRP і tRAS, іноді називаємі основними.
Основні таймінги пам'яті прийнято записувати у вигляді
послідовності
tCL-tRCD-tRP-tRAS
Наприклад, на модулі пам'яті вказується 7-7-7-20 - це
означає, що для даного модуля CAS # Latency (tCL) становить
7 тактів, RAS # to CAS # Delay (tRCD) - 7 тактів, RAS #
Precharge (tRP ) - 7 тактів і ACTIVE-to-precharge delay (tRAS) -
20 тактів.
Для кожного типу пам'яті значення різних затримок не
можуть бути довільними і вибираються з допустимих значень.
Крім того, між різними таймінгами повинні дотримуватися
цілком певні співвідношення.
Наприклад, має виконуватися співвідношення
tRAS > tRCD+tCL.

SDR (Single Data Rate) SDRAM
SDRAM (Synchronous DRAM) - синхронна динамічна пам'ять з
довільним доступом. Пам'ять працювала синхронно з контролером
пам'яті, що гарантувало завершення циклу читання / запису рядків в
заданий час. В SDRAM пам'яті було збільшено кількість матриць
пам'яті з одного до двох, іноді до чотирьох. Це дозволило під час
звернення до однієї матриці пам'яті регенерувати рядки іншої
матриці, що, в свою чергу, дозволило підняти тактову частоту роботи
пам'яті, через зменшення затримок на регенерацію.
В SDR SDRAM-пам'яті забезпечується синхронізація всіх вхідних і
вихідних сигналів з позитивними фронтами імпульсів тактового
генератора.
Весь масив пам'яті SDRAM-модуля розділений на два незалежних
банка. В SDR-пам'яті організована пакетна обробка даних, що
U cc 2
дозволяє виробляти звернення за новою адресою стовпця комірки
пам'яті на кожному тактовому циклі. Довжина пакета (Burst Length,
BL) може становити 2, 4 або 8 байт.
В SDR-пам'яті ядро пам'яті і буфери обміну працюють в
синхронному режимі на одній і тій же частоті. Передача кожного біта
з буфера відбувається з кожним тактом роботи ядра пам'яті.

SDR (Single Data Rate) SDRAM
Спрощена тимчасова діаграма роботи пам'яті SDR в режимі
читання при довжині пакета BL = 4 і таймінгах tRCD = 2 і tCL = 2
показана на рисунку.
U cc 2

DDR (Double Data Rate) SDRAM
DDR SDRAM - синхронна динамічна пам'ять з довільним доступом і
подвоєною частотою передачі даних. Обмін даними по зовнішній шині
йде не тільки по фронту тактового імпульсу, але і по спаду. В
результаті, без збільшення тактової частоти зовнішньої шини
подвоюється обсяг переданої інформації.
Так як збільшити частоту роботи оперативної пам'яті досить складно,
збільшили розрядність внутрішньої шини даних (від комірок матриць
пам'яті до буферів введення-виведення) і зробили її в два рази
більшою, ніж розрядність зовнішньої шини пам'яті (від контролера
пам'яті до мікросхеми пам'яті). Тобто за 1 такт зчитувалося стільки
даних, скільки могло передаватися по зовнішній шині тільки за два
такту (2n Prefetch - передвибірка 2n біт). Для пам'яті DDR мінімальна
довжина пакета становить 2.
Відмінною особливістю
U cc 2 DDR-пам'яті є реалізація чотирьох логічних
банків. Напруга живлення - 2,5V.
Через необхідність застосовувати мультиплексор, для об'єднання
двох частин даних, переданих в оперативну пам'ять, і демультиплексор,
для поділу зчитувальних даних з пам'яті на дві частини, сильно зросла
латентність пам'яті. Латентність - це час між запитом даних з пам'яті і
часом, коли оперативна пам'ять почне видавати необхідні дані.

Спрощена тимчасова діаграма роботи DDR-пам'яті на прикладі
операції читання показана на рисунку.

Приклад: структурна організація ІМС DDR обсягом 32 Mb
(8192 рядків, в кожному 512 блоків по 16 байт - 23 x29 x2x4=215=32 Mb)
CKE
CK# MX 13 DC – 8192 Банки
CS# БЛУР Лічильник регістр
адреси 0–3
DC регістрц адресІв 8192х512х16
WE# команд регенер. рядків рядків
CAS# підсилювачі
RAS#
CK 8192
13
A0 – A12 Блок логіки

Блок 16
Керування управління DQ0, DQ7
логического
стробуючих и формув.
управления
Регістр адрес операцій I/O потоків
банками
даних
BA1, BA0
DQS DM
10 лічильник
регістр
стовпців DC
стовпців 1

На основі таких ІМС DDR організується модуль пам'яті на 256 МВ

DDR2 SDRAM
У пам'яті DDR2 SDRAM ширина внутрішньої шини даних була
збільшена ще в два рази і стала перевершувати зовнішню шину
даних в чотири рази. В результаті, при одній і тій же тактовій частоті
зовнішньої шини пам'яті у пам'яті DDR2 SDRAM внутрішня тактова
частота була в два рази менше, в порівнянні з пам'яттю DDR SDRAM
(4n Prefetch - передвибірка 4n біт).
Зниження внутрішньої частоти функціонування мікросхем, поряд
зі зниженням номінального напруги живлення з 2.5 до 1.8 V
дозволило відчутно знизити споживану потужність.
З іншого боку, архітектура 4n-prefetch мікросхем DDR2
дозволяє досягти вдвічі більшу частоту зовнішньої шини даних в
порівнянні з частотою зовнішньої шини даних мікросхем DDR - при
рівній внутрішній частоті функціонування самих мікросхем. На кожен
«внутрішній» такт мікросхеми пам'яті доводиться зчитування / запис
відразу чотирьох елементів даних (звідси і назва - 4n-prefetch), тобто
всі операції всередині мікросхеми пам'яті здійснюються на рівні «4-
елементних» блоків даних.
Для пам'яті DDR2 мінімальна довжина пакета становить 4.

Спрощена тимчасова діаграма роботи DDR2-пам'яті на прикладі
операції читання показана на рисунку.

DDR3 SDRAM
Теоретична пропускна здатність мікросхем DDR3 удвічі вище в
порівнянні з DDR2 завдяки використанню схеми 8n-prefetch (проти 4n-
prefetch в DDR2). Кількість логічних банків в мікросхемах DDR3 також
збільшено вдвічі і становить 8 банків, що дозволяє збільшити
«паралелізм» при зверненні до даних за схемою чергування логічних
банків і приховати затримки, пов'язані зі зверненням до одного і того ж
рядку пам'яті (tRP). DDR3 характеризуються рівнем живлення напруги
1.5 В.
Відмінною рисою модулів пам'яті DDR3 є застосування «наскрізної»,
або «пролітної» (fly-by) архітектури передачі адрес і команд, а також
сигналів управління і тактової частоти окремих мікросхем модуля
пам'яті з застосуванням зовнішнього термінування сигналів
(резистором, розташованим на модулі пам'яті) .
Вона дозволяє
домогтися збільшення
якості передачі
сигналів при високих
частотах.

DDR3 SDRAM
У модулях пам'яті DDR2 подача адрес і команд здійснюється
паралельно на всі мікросхеми модуля, в зв'язку з чим, наприклад, при
зчитуванні даних, всі вісім 8-бітних елементів даних виявляться
доступними в один і той же момент часу і контролер пам'яті зможе
одночасно прочитати всі 64 біта даних.
У модулях пам'яті DDR3 внаслідок застосування «пролітної»
архітектури подачі адрес і команд, кожна з мікросхем модуля отримує
команди і адреси з певним відставанням щодо попередньої
мікросхеми, тому елементи даних, відповідні певної мікросхеми, також
виявляться доступними з деяким відставанням. Для мінімізації
затримок, в модулях пам'яті DDR3, в порівнянні DDR2, реалізований
дещо інший підхід до взаємодії контролера пам'яті з шиною даних
модуля пам'яті. Він називається «регулюванням рівня читання /
запису» (read/write leveling) і дозволяє контролеру пам'яті
використовувати певний зсув за часом при прийомі / передачі даних,
відповідне «запізнювання» надходження адрес і команд (а, отже, і
даних) в певну мікросхему модуля . Цим досягається одночасність
зчитування (запису) даних з мікросхем (в мікросхеми) модуля пам'яті.

Регулювання рівня читання/запису (read / write
leveling) в модулях пам'яті DDR3

Реалізація методу 8n-Prefetch

Спрощена часова діаграма роботи
пам'яті DDR3

Структурна схема мікросхем
пам'яті DDR3 об'ємом 1Г байт

DDR4 SDRAM
DDR4 перейняла архітектуру 2n-prefetch. Будь-який чіп
пам'яті може складатися з двох або чотирьох окремих груп
банків.
Розглянемо 8-гігабайтний DDR4-чіп з шиною даних шириною
4 біта. Він містить 4 групи банків по 4 банки в кожній. Усередині
кожного банку знаходяться 131 072 (217) рядки ємністю 512
байт кожен. Для порівняння можна навести характеристики
аналогічного DDR3-рішення. Такий чіп містить 8 незалежних
банків. У кожному з банків знаходяться 65 536 (216) рядків, а в
кожному рядку - 2048 байт.
Як видно, довжина кожного рядка чіпу DDR4 в чотири рази
менше довжини рядка DDR3. Це означає, що DDR4 здійснює
«перегляд» банків швидше, ніж DDR3. При цьому перемикання
між самими банками також відбувається набагато швидше.
Відзначимо, що для кожної групи банків передбачений
незалежний вибір операцій (активація, читання, запис або
регенерація), що дозволяє підвищити ефективність і пропускну
здатність пам'яті.
DDR4 SDRAM
Важливою зміною в стандарті DDR4 стало використання
інтерфейсу з топологією «точка-точка» замість шини Multi-
Drop, яка застосовується в DDR3. Пониження робочої напруги
до 1,2 В.
Схема роботи шини Multi-Drop
Схема роботи шини з топологієй «крапка-крапка»

DDR5 SDRAM
DDR5 - синхронна динамічна пам'ять з довільним доступом
і подвоєною швидкістю передачі даних п'ятого покоління -
новий перспективний стандарт оперативної пам'яті. Нова
специфікація обіцяє набагато вищу продуктивність, ніж у
останнього впровадженого стандарту DDR4, а також знижене
енергоспоживання (1,1 В).
Оперативна пам'ять DDR5 буде відрізнятися подвоєною
ємністю і подвоєною продуктивністю в порівнянні з модулями
DDR4 першого покоління.
Швидкість передачі даних у DDR4 варіюється від 1600 до
3200 мегатранзакцій в секунду (MT / sec). DDR5 збільшує її до
3200-6400 MT / sec.
На 3200 MT / sec, DDR4 має ефективну пропускну
здатність 134,3 ГБ / с, DDR5 3200 забезпечить 182,5 ГБ / с, що
більше в 1,36х, а у DDR5 4800 приріст швидкості складе>
1,85х.

SDRAM


SDRAM
Тип Рік випуску Пропускна Контактів на Напруга (В) Передвибірка

здатність чипі
SDR 1993 1,6 ГБ/c 168 3,3 1n
DDR 2000 3,2 ГБ/c 184 2,5/2,6 2n
DDR2 2003 8,5 ГБ/c 240 1,8 4n
DDR3 2007 17 ГБ/c 240 1,35/1,5 8n
DDR4 2014 25,6 ГБ/c 380 1,2 8n
DDR5 2019 32 ГБ/c 380 1,1 8/16n

Переваги та недоліки динамічної

пам'яті
Переваги динамічної пам'яті:
- низька собівартість;
- висока ступінь упаковки, що дозволяє створювати чіпи
пам'яті великого обсягу.
Недоліки динамічної пам'яті:

- відносно невисоку швидкодію, тому що процес зарядки і
розрядки конденсатора займає набагато більше часу, ніж
перемикання тригера;
- висока латентність, в основному, через внутрішню шини
даних, в кілька разів ширшою, ніж зовнішня, і необхідності
використання мультиплексора / демультиплексора;
- необхідність регенерації заряду конденсатора, через його
швидкого саморозряду, зважаючи на мікроскопічних
розмірів.

ЛЕКЦІЯ 2-10
ПРИСТРОЇ ПРОГРАМОВАНОЇ
ЛОГІКИ (ППЛ)

Пристрої програмованої логіки (ППЛ)
Загальні відомості, класифікація ППЛ
PLDs – програмовані логічні

пристрої.
GA – базові матричні
кристали (Gate Array)
(вентильні структури).
Програмовані логічні
пристрої PLDs складаються
з двох матриць ("і ", "або"):
PLA - програмована логічна
матриця ("І ", " АБО ");
PAL - програмована матриця
логіки ("І ")
FLEX –гнучка логічна
матрична структура.
SOPC – система на кристалі.
ASIC (application specific
integration circuit) –
спеціалізовані інтегральні
схеми.

Прості програмовані логічні пристрої (SPLD):
PROM, PLA, PAL
1 m
1
Матриця
2 «або»
q
Ucc Матриця 1 2 n
«і» Ucc
Ucc

Прості програмовані логічні пристрої (SPLD): PLA

У PROM матриця "І" повна. Вона не програмується, вона є заданою.

Програмується лише матриця «АБО».
PLA (m, q, n)
PLA (16, 18, 8)
Для PAL характерно те, що програмується лише матриця "І", а
матриця " АБО " не програмується.
Терми розбиті на групи та у відповідних групах вони поєднуються
елементом «АБО».
У PAL спрощення матриці «АБО» дозволило додати в структуру
ланцюги зворотного зв'язку та вихідні буфери, що якісно змінює
елемент.
Вихідні буфери є програмованими макрокомірками, які визначають
PAL.
Макрокомірки можуть включати вихідний інвертор з трьома станами,
тригери різного типу, вентилі та інші елементи.
Макрокомірка може бути комбінаційною (без пам'яті) або регістровою
(з пам'яттю), без зворотного зв'язку та зі зворотним.
Шляхом програмування керувати коміркою можна або зовнішніми
сигналами (CLK, Reset, OE), або внутрішніми сигналами, що
формуються в матриці "І".

Спрощена структура макрокомірки

Складні програмовані логічні пристрої (CPLD)
CPLD – мікросхеми високого рівня інтеграції, основними
частинами яких є:
1. Функціональні блоки (ФБ).
2. Система комутації, що дозволяє поєднувати ФБ в єдиний
пристрій, яка виконана у вигляді програмованої матриці з'єднань
(ПМЗ).
3. Блоки введення-виведення (БВВ).
m
ФБ 1
n
:
:
: :
БВВ : ПМС :
ФБ N
n
GTS GCK GSR

СТРУКТУРА CPLD
Програмована логічна інтегральна схема CPLD складається з кількох
макрокомірок, розміщених на одному кристалі. Кожна макрокомірка
з'єднана з блоками введення-виводу, що здійснюють формування
необхідного виду входів або виходів для роботи із зовнішніми схемами.
Крім того, всі макрокомірки та блоки введення-виведення пов'язані між
собою внутрішніми паралельними шинами.
Приклад внутрішньої схеми CPLD наведено рисунку.

CPLD може містити N ФБ, кожен з яких може мати n

макрокомірок.
ФБ отримують інформацію від ПМЗ (m вхідних сигналів), кожен
ФБ може формувати n вихідних сигналів, які можуть подаватися в
ПМЗ або БВВ.
ПМЗ забезпечує повну комутованість ФБ, тобто можливість
подавати сигнали з будь-якого виходу на будь-який вхід.
БВВ пов'язані зовнішніми двонаправленими виводами і можуть
бути запрограмовані як на вхід, так і на вихід.
Нижні три виходи можуть використовуватися як для введення-
виведення або для подачі зовнішніх керуючих сигналів.
Крім зазначених частин в CPLD можуть входити :
•Контролюючі зовнішні інтерфейси jTAG (для тестування

мікропрограми).
•Контролер для управління операціями програмування та ін.

Фрагмент структури CPLD МАХ 7000

Програмована матриця з'єднань
За допомогою ПМЗ виходи ФБ підключаються до вертикальних
безперервних несегментованих ліній, при цьому кожному виходу
відповідає своя лінія.
Входи ФБ пов'язані з горизонтальними лініями, що
перетинають усі вертикальні лінії. На перетині вертикальних та
горизонтальних ліній можуть бути зв'язувальні елементи.
Для підключення необхідної лінії на вхід ФБ, використовується
керування потенціалом точки, тобто керується потенціал, а він
керує ключем.
ФБ 1 i-й
вхід
…
&
Uc На
…
АБО
ФБ N Тг
…

Перевагою ПМЗ є мала і передбачувана затримка сигналів, що
комутуються, так як для кожного з'єднання утворюється ідентичний всім
іншим канал зв'язку з малим числом програмованих ключів.
ПМЗ такого типу ефективні у схемах з відносно невеликою кількістю
комутованих блоків.
Функціональні блоки
Основними частинами ФБ є :
• Програмована матриця елементів «і".
• Матриця розподілу термів.
• Група з кількох макрокомірок.
У ФБ є m-входів та n-виходів. Основою кожного блоку є PAL подібні
структури.
У CPLD матриця елементів АБО не є повністю фіксованою і, завдяки
введенню в схему матиці розподілу термів, можливе варіювання числа
термів у функції, що виробляється.
МРТ1 МЯ 1
МРТ2 МЯ 2 n
Мі
...
...
n
МРТn МЯ N

При цьому терми запозичують у інших каналів вироблення

функцій або віддають їм.
Найпростіше організувати комутацію між сусідніми каналами.
Схемотехнічно в операціях розподілу термів по каналах ФБ
задіяні як безпосередньо ланцюги комутації між входами і виходами
матриці розподілу термів, так і логічні розподільники послідовного і
паралельного типів.
Послідовні (розділяючи загальні) логічні розширювачі
створюються подачею інвертованого значення терму з матриці
розподілу термів даного каналу назад на один із входів матриці «І»,
який стає доступним іншим каналам.
Паралельний розширювач дозволяє передавати терми одного
каналу іншому.
Терми від матриці розподілу термів надходять далі на частину
ФБ, названу макрокоміркою, яка містить в якості основи
програмовані мультиплексори, тригери, ключі і формує групу
вихідних сигналів у кількох варіантах.

Внутрішня схема макрокомірки мікросхеми CPLD

Блоки введення-виведення CPLD
Основою служать вхідний та вихідний буфери. Структурно БВВ можна
представити так:
до інших
МК
До
ПМС 1
Ucc
Від МК
2
PTOE 1 ОЕ ПрСт
3 ПрКф ПрК
0
1 GOE 1
int
GOE 2 Ucc
2
Згідно з прийнятою класифікацією в клас CPLD потрапляють ПЛІС з

рівнем інтеграції від 600 до 20000 еквівалентних вентилів, з числом
макрокомірок від 32 до 512, числом ФБ від 2 до 16 і часом розподілу сигналу
від входу до будь-якого виходу від 5 до 20 ns.

Архітектура CPLD Xilinx CoolRunner-II

Основні функції:
- Цей пристрій CPLD має кілька функціональних блоків, починаючи з
«Функціонального блоку 1» до «Функціонального блоку n» (це число
коливається від 2 до 32 у разі CPLD CoolRunner-II).
- 16 рядків виведення з кожного функціонального блоку надходять до AIM
(розширену матрицю міжз'єднань), тоді як 40 рядків сигналів вводяться у
функціональні блоки з AIM.
- Кожен функціональний блок має 16 макроелементів (від MC1 до MC16).
Кожен MacroCell має доступ до 16 сигналів із блоків вводу / виведення.
- Структура MacroCell показана нижче. Кожна макрокомірка містить 1
масив тригерів та PLA із сумою продуктів, які користувачі можуть
використовувати для створення комбінаторної чи послідовної логіки. Таким
чином, максимальне число тригерів, доступних CoolRunner-II CLPD
(XC2C512), становить 512!
- AIM може бути запрограмована на з'єднання сигналів, як ми хочемо. Але,
як видно з другого пункту вище, кількість сигналів обмежена для кожного
функціонального блоку.


Базові матричні кристали (Gate Array - GA)

БМК – це кристал, на прямокутній поверхні якого розміщені
внутрішні та периферійні області.
У внутрішній області по рядках і стовпцям у вигляді матриці
розташовані базові комірки – це групи схемних елементів, що не
комутуються (транзисторів, резисторів, вентилів І-НЕ, АБО-НЕ).
Елементарний склад базової комірки при різних варіантах
міжз'єднань елементів допускає реалізацію деякої множини схем
базового класу, кожна з яких відповідає певній функціональній
комірці.
Залежно від ступеня інтеграції БМК можуть мати: канальну,
безканальну та блокову архітектури.
У БМК канальної структури між рядками та стовпцями базових
комірок залишаються вертикальні та горизонтальні вільні зони для
з'єднань.

... ...
або
... ...
Для зниження втрат площі кристала, що витрачається на

трасувальні канали, використовується безканальна структура типу:
Для організації зв'язку використовуються самі базові комірки (на

основі КМОП-транзисторів).

З елементів базової матриці комірок може бути сформований один

логічний елемент, тоді для більш складних функцій
використовується кілька базових комірок.
З елементів базової матриці комірок може бути сформований
функціональний вузол, а склад елементів комірок визначається
схемою найскладнішого вузла.
Зростання рівня інтеграції привело до можливості реалізації на
одному кристалі складніших пристроїв, що стало можливим завдяки
створенню БМК блочного типу (з блочною структурою).
У таких БК на кристалі виділяються спеціалізовані області -
підматриці для виконання наперед визначених функцій :
• Логічне утворення даних

• Постійної або змінної пам'яті та ін.

Між підматрицями реалізуються спеціальні трасувальні

канали. На периферії підматриць є внутрішні периферійні комірки
передачі сигналів.
Матриця
БК ПЗП
Матриця
ОЗП БК

Програмовані користувачем вентильні матриці
(FPGA)
FPGA являють собою мікросхеми високого рівня інтеграції, що містять у
внутрішній ділянці матрицю ідентичних функціональних блоків (ФБ), систему
їх міжз'єднань, розміщену між рядками і стовпцями матриці, а в периферійній
ділянці блоки введення-виведення (БВВ).
БВВ
...
ФВ
:
Область
:
Міжз’єднань
Всі частини FPGA є конфігурованими (реконфігурованими) причому,

на відміну від обчислювальних матриць, засобами користувачів.
При конфігуруванні FPGA ФБ налаштовуються на виконання
необхідних операцій перетворення даних, а система міжз'єднань на
необхідні зв'язку між ФБ.


Архітектура ПЛІС FPGA: CLB та Interconnect

Спеціалізоване обладнання на ПЛІС FPGA

CLB спрощено складається з блоку, що задає булеву функцію від

кількох аргументів (вона називається таблицею відповідності - Up
Table, LUT) та тригера (flip-flop, FF)
У сучасних FPGA LUT має шість входів. Вихід LUT подається на

вихід CLB або асинхронно (безпосередньо), або синхронно (через
тригер FF, що працює на системній тактовій частоті).

Принцип реалізації LUT
Нехай є деяка булева функція y = (a & b) | ~ c. Її схемотехнічне

уявлення та таблиця істинності показані на малюнку.

Функціональні блоки
До складу типового ФБ входять :
• Функціональний перетворювач (ФП)
• Тригер
• Мультиплексори, що використовуються для конфігурації ФБ
ФП можуть бути виконані у вигляді простих логічних вентилів,

логічних модулів на основі мультиплексора, ПЗП(LUT).
Типовий ФП типу LUT є ЗП, що зберігає значення шуканих
функцій, m-адрес і n-входів (2mxn організація)
У разі реалізації ФП на програмованому мультиплексорі вихідна
величина описується деякою погрожуючою функцією, що відповідає
використанню всіх входів схеми як інформаційних.
При реалізації на простих логічних вентилях (дрібнозернисті
ФП) блоки складаються найчастіше з транзисторних
компліментарних пар, з яких збираються КМОП логічні елементи.

Розглянемо типову структуру ФБ з урахуванням LUT
DIN SR
LUTG
D
3
1 QY
CK Q
2
3 G
EK
4
LUTH
4 Y
1 G
H H
LUTF 2 F SR
1 5 D
2 QX
F CK Q
3
4 EK
6 X
CK
EK

Наявні ресурси логічної частини ФБ дозволяють відтворювати:
1.Будь-яку функцію з кількістю аргументів до чотирьох, включно плюс
другу таку ж функцію, плюс будь-яку функцію з числом аргументів до
трьох.
2.Будь-яку, але лише одну функцію п'яти аргументів.
3.Будь-яку функцію чотирьох аргументів та одночасно деяку функцію шести
аргументів.
4.Деякі функції з числом аргументів до дев'яти.
Блоки введення-виведення
БВВ забезпечують інтерфейс між висновками корпусу та її внутрішніми

логічними схемами.
Кожному виводу надається БВВ, який може бути конфігурований на:
• Вхід.
• Вихід.
• Двонаправлений обмін.
З цією метою до кожного БВВ входить :
• Вхідний буфер.
• Вихідний буфер.
• Вхідний тригер.
• Вихідний тригер.
• Мультиплексор для конфігурації.
• Схеми керування.
Блоки введення-виведення

Система міжз’єднань
Для системи міжз'єднань у FPGA організація безперервних

зв'язків ускладнена. Для неї характерні сегментовані лінії зв'язків,
складені з окремих провідних сегментів.
Сегменти з'єднуються у потрібний ланцюг за допомогою
програмованих ключів.
Система міжз'єднань має ієрархічний характер, у ній
поєднуються різні типи сегментів:
- основні зв'язки,
- зв'язки подвійної довжини,
- прямі зв'язки для довколишніх ФБ,
- довгі лінії, що перетинають кристал по всій його довжині чи
ширині.
Система міжз'єднань утворює сегментовані лінії та перемикальні
блоки, які утворені на перетині вертикальних та горизонтальних
каналів.
До числа FPGA за прийнятою класифікацією потрапляють
мікросхеми з числом еквівалентних вентилів від 100 до 15 000 з
системними частотами від 50 до 85 МГц і числом висновків 100-300.

Система міжз'єднань

Блоки CLB знаходяться в комутаційній матриці, яка задає

з'єднання входів та виходів блоків CLB.
На кожному перетині провідників знаходиться шість

перемикаючих ключів, керованих своїми комірками
конфігураційної пам'яті. Відкриваючи одні та закриваючи інші,
можна забезпечити різну комутацію сигналів між CLB.

Порівняльний огляд CPLD та FPGA

Порівняльний огляд CPLD та FPGA

ЛЕКЦІЯ 2-10
ПЛІС з комбінованою
архітектурою(FLEX)
Системи на програмованих
кристалах(SOPC)
Кафедра КІТС Корабльов

ПЛІС з комбінованою архітектурою(FLEX)
Прагнення поєднувати переваги CPLD та FPGA призвели до появи
мікросхем із комбінованою архітектурою.
Мікросхеми сімейства FLEX мають ФБ LAB'S (logic area blocks) із
логічними елементами, що містять ФП табличного типу LUT'S.
ФБ розташовані як матриці. Між їхніми рядками і стовпцями
проходять горизонтальні та вертикальні трасувальні канали.
У той самий час траси в каналах не сегментовані, а безперервні
(як у CPLD). Оскільки є велика кількість ФБ, то реалізація єдиної
системи комутації ускладнена, тому вона має два рівні міжз'єднань :
• Локальний.
• Глобальний.
ГПМЗ
Локальна програмована матриця
з'єднань забезпечує міжсполучення :
логічних елементів, з яких :
з'єднуються ФБ. ЛЕ1
До складу LAB'S входять 8 ЛПМЗ : ВБП

: ...
логічних елементів, а з'єднання між ЛЕ8
ФБ забезпечується глобальною :
програмованою матицею сполучень, :
до кінців якої підключаються БВВ.

Розглянемо спрощену структуру такого логічного елемента:
ЛУС CxКер
R
S до
3 ГПМЗ
LUT СП СК 1 D
D
Q
C
EN
R до
4 ГПМЗ
2
1

У складі багатьох мікросхем є вбудовані блоки пам'яті, ємність

яких може бути від 2 і більше Кбіт.
Шляхом налаштування вбудовані блоки пам'яті ємністю 2 Кбіт
можуть бути організовані:
2048х1,
1024х2,
512х4,
256х8.
Логічні елементи, які є основою LAB'S, мають у своїй основі
чотирьох вхідні ФП табличного типу LUT.
Особливістю схем, які можуть бути побудовані з цих логічних
елементів, є наявність спеціальних трактів переносу і
каскадування.


Системи на кристалі (SoC).
Структура, основні характеристики та функції, середовище
проектування
Переваги систем на кристалі (SoC):

1. Підвищення продуктивності.
2. Зниження енергоспоживання.
3. Зменшення габаритів та ціни.
Класифікація SoC:
1. SoC.
2. CSoC (конфігуровані системи на кристалі)
2.1. Стандартні.
2.2. Спеціалізовані.
3. PSoC (програмовані системи на кристалі).
3.1. З однорідною структурою (Soft – ядра (IP – ядра)).
3.2. З блоковою структурою (Hard – ядра).
4. SoPC (система на кристалі програмована).

SOPC діляться на однорідні та блокові. У однорідних SOPC різні

блоки системи реалізуються одними і тими же апаратними
засобами. При розробці систем використовуються так звані одиниці
інтелектуальності (ІР).
IP – заздалегідь реалізовані мегафункції, що параметризуються,
для створення тих чи інших частин системи.
Всі блоки системи є повністю синтезованими, що переміщуються і
можуть розташовуватися в різних областях кристала.
Проектувальник розміщує IP у потрібній частині кристала у вигляді
блоків. Блокові SOPC мають апаратні ядра, але реалізуються як
ASIC.
Реалізація функцій спецапаратними ядрами вимагають значно
менше площі кристала, ніж однорідних SOPC.
Швидкодія блоків вища, але знижена універсальність.

Блокові SOPC діляться на 2 групи :

1. Мають апаратні ядра процесорів (найбільш універсальні).
2. Не мають апаратні ядра процесорів.
SOPC блочного типу включають як програмовані, так і
фіксовані області.
Програмовані області реалізуються як FPGA.
В однорідних SOPC рівень інтеграції дозволяє конфігурувати
на кристалі процесорну пам'ять периферійних схем. Може
використовуватись IP різних розробників.
HARD-ядра реалізуються замовним способом, як правило, не
мають засобів конфігурування та оптимізовані на виконання
заданої конкретної функції. Для зменшення втрат універсальних
SOPC з HARD-ядрами, для них підбирають такі функціональні
блоки, які є широко поширеними і в інших чіпах.

SOPC З ОДНОРОДНОЮ СТРУКТУРОЮ

Архітектура таких SOPC називається multicore. У ній

поєднуються ФБ LUT та PAL.
Крім того мікросхеми мають вбудовані блоки пам'яті, що містять
засоби для реалізації ДНФ, які зручні для отримання функцій
управління логіки, зокрема, декодерів і автоматів з пам'яттю.
Табличні блоки добре пристосовані для реалізації складних
алгоритмів обробки сигналів і побудови вузлів і пристроїв, що
містять велику кількість тригерів.
Кристали SOPC мають багаторівневу структуру зв'язків.
Найменшою структурною одиницею логічного типу є логічний
елемент, що допускає кілька стандартних конфігурацій :
• нормальна (звичайна);
• арифметична (суматор);
• рахункова (лічильник).

Способи конфігурації логічних елементів

10 логічних елементів поєднуються в логічний блок, що має свій

рівень міжз'єднань (ЛМЗ).
16 логічних блоків та блок вбудованої пам'яті об'єднуються у
мегаблок.
Мегаблоки мають свій рівень міжз'єднань і вони комутуються між
собою за допомогою глобальної МЗ, до кінців ліній якої
підключається блок вводу/виводу (БВВ).
Схеми в/в відрізняються високою швидкодією, підтримують
більше 10 стандартів в/в. Контакти в/в розділені на 8 банків, кожен
з яких може бути побудований на свій стандарт обміну.
Елементи в/в забезпечують спільні шини PCI.
Типовий діапазон числа еквівалентних вентилів для APEX20K до
1,5 млн., ємність вбудованої пам'яті до 450 кбіт, кількість виводів
контактів до 800, частота ≈200 МГц.
Для APEX20K розроблено SOPC – ядро ризик-процесора.

SOPC З БЛОЧНИМИ СТРУКТУРАМИ.
У складі блочних SOPC можуть бути або відсутні процесорні ядра.

У SOPC з процесорними ядрами можна виділити 4 основні частини:
процесор, FPGA, інтерфейс між ними, інтерфейс із зовнішнім
середовищем.
Розглянемо SOPC з прикладу фірми FPSLIC (Field Programmable

System Level Integration Chip). В архітектурі цієї властивості
мікросхеми можна виділити такі блоки:
1) процесорне ядро AVP та його периферія;
2) пам'ять програм та статична пам'ять даних;
3) FPGA з логічною ємністю до 40 еквівалентних вентилів.

Структура SOPC блочного типа микросхемы FPSLIC (Atmel)
ШД програма в/
адрес
FPGA в
ний
ОЗП DC 40к
програм статус і
програмний тестування
16к ×16 лічильник
регістр
керуван
регістр ня
РЗП
РК загального
32 × 8
призначення блок
перерив
ання
DCK
АЛП 2-лін. в/в
CY порт
ОЗП
даних група
при таймерів
4к × 8
непрямій
адресації
16 пр-их в/в
ліній

Для процесора використовується Гарвардська архітектура, що

забезпечує підвищення швидкодії ядра, внаслідок суміщення в часі
процесів вибірки та виконання команд.
У блоці FPGA розміщується стандартна структура мікросхем з
різною логічною ємністю, здатною працювати на частоті до 100
МГц, що має власні блоки вбудованої пам'яті ємністю від 2-х до 16
кбіт.
Крім того, в області FPGA реалізуються повторювачі,
сегментовані програмні зв'язки та блоки RAM.
Повторювачі з'єднують суміжні сегменти в горизонтальних і
вертикальних трасах передачі сигналів, розміщених через кожні 4
комірки по обох координатах.
На перетині рядів, що містять повторювачі, знаходиться блок
RAM (32х4).
У кожну комірку входить 2ФП типу LUT, D-тригер і 1,5 десятка
програмованих МХ. ФП можуть відтворювати функції 3-х змінних і
можуть поєднуватися і відтворювати функції 4-х змінних.

Логічні комірки мають кілька стандартних конфігурацій:

1) для відтворення функції 4-х змінних;
2) 2-х функцій від 3-х змінних (для SM);
3) 2-х функцій від 4-х аргументів зі складною залежністю;
4) лічильний режим (CNT);
5) режим мультиплексування 2 в 1.
Такий спектр режимів дозволяє створювати проекти з

інтенсивними обчисленнями:
1) цифрове оброблення сигналів;
2) криптографія та інші мультимедійні проекти.
З іншого боку, на FPGA реалізуються інтерфейсні функції (COM-
порт, PCI-інтерфейс).
Для цих функцій використовується спеціальна мікробібліотека.

SOPS блочного типу фірми Altera

Структурна схема Triscend ES

Структурна схема Triscend ES
MCU – мікропроцесорний пристрій.

CSL - конфігурована системна логіка.
PIO – порти вводу/виводу.
CSI – конфігураційна система передачі.
DMA – контролер ПДП.
MIV - контролер зовнішньої пам'яті обсягом до 256 Кб.
Користувач може програмувати CSL, PIO та CSI.
Для проектування використовується пакет System Designer:

1. AVR Assembler v.1.3
2. Редактор мови опису апаратури HDL planer (VHDL – Verilog)
3. Синтезатор мови опису апаратури (скорочена бібліотека
логічних елементів FPGA, Atmel)
4. Середовище розміщення та розведення FPGA.

32-розрядні мікроконтролери на основі ядра ARM7TDMI

Основні характеристики:
- 32-розрядний процесор RISC.
- 32-розрядна адресація - лінійний адресний простір у 4 Гбайти.
- Тридцять один 32-розрядний регістр загального призначення
та шість регістрів стану.
- Регістри адресів, запису та конвеєра.
- Циклічний зсувний пристрій та перемножувач.
- Трирівневий конвеєр (вибірка команди, її декодування та
виконання).
- Швидкий відгук на переривання застосувань реального
масштабу часу.
- Підтримка систем віртуальної пам'яті.

32-розрядна система команд ядра ARM7 містить одинадцять

базових типів команд :
- два типи команд використовують вбудований арифметико-

логічний пристрій, циклічний зсувний пристрій та помножувач
при операціях над даними у банку з 31 регістру, форматом по
32 розряди кожен;
- три класи команд управління переміщенням даних між
пам'яттю та регістрами, один оптимізований на забезпечення
гнучкості адресації, інший під швидке контекстне перемикання
та третій під підкачування даних;
- три команди управляють потоком та рівнем привілею
виконання;
- три типи команд призначені керувати зовнішніми
співпроцесорами, що дозволяє розширити функціональні
можливості системи команд поза ядра.

Інтерфейс із пам'яттю у процесора ARM7TDMI організовується

такими основними елементами:
- 32-розрядною шиною адреси, що визначає адресу комірки

пам'яті, яку необхідно використовувати.
- 32-розрядною двонаправленою шиною передачі даних
D[31:0], плюс двома окремими односпрямованими шинами даних
DIN[31:0] та DOUT[31:0], через які переміщуються команди та
дані. Дані можуть мати формат слова, напівслова або байту.
- сигналами управління, визначающими, наприклад, формат
даних, що переміщуються, і напрямок їх передачі і, крім того,
рівень пріоритету.


Лекції ксх

Uploaded by

Document Information

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

Лекції ксх

Uploaded by

Copyright:

Available Formats

Харківський національний університет радіоелектроніки

Лектор – докт.техн.наук, професор

Кафедра КІТС Корабльов М.М.

1. Інформаційні основи комп’ютерних систем.

Елементи – вузли – пристрої – комп.системи - комп.мережі

І–й семестр – операційні елементи та вузли комп’ютерних

ІІ–й семестр –пристрої комп’ютерних систем:

Кафедра КІТС Корабльов М.М.

Операційні елементи та вузли

Кафедра КІТС Корабльов М.М.

Операційні вузли виконують типові для цифрових

Операційні вузли бувають 2-х типів:

Кафедра КІТС Корабльов М.М.

ОПЕРАЦІЙНІ ВУЗЛИ КОМБІНАЦІЙНОГО ТИПУ

Комбінаційні схеми функціонують згідно з заданим

ОПЕРАЦІЙНІ ВУЗЛИ КОМБІНАЦІЙНОГО ТИПУ

в) реалізація функцій на універсальних логічних блоках

Основним критерієм проєктуваняя вузлів і пристроїв є АТ,

Кафедра КІТС Корабльов М.М.

Кожен вихід дешифратора реалізує терм. Для реалізації

Кафедра КІТС Корабльов М.М.

Кафедра КІТС Корабльов М.М.

Кафедра КІТС Корабльов М.М.

Таке рішення може бути доцільним при необхідності вироблення

Кафедра КІТС Корабльов М.М.

Оскільки сигнали на входи

Кафедра КІТС Корабльов М.М.

Кафедра КІТС Корабльов М.М.

a1 = a11  a12 = a11  a12 ,

Кафедра КІТС Корабльов М.М.

Кафедра КІТС Корабльов М.М.

Кафедра КІТС Корабльов М.М.

Кафедра КІТС Корабльов М.М.

Шифратор цифр шістнадцяткової клавіатури

Кафедра КІТС Корабльов М.М.

Кафедра КІТС Корабльов М.М.

Кафедра КІТС Корабльов М.М.

Кафедра КІТС Корабльов М.М.

Спрощена структура KCD

Кафедра КІТС Корабльов М.М.

Дребезг контактів виникає в початковій стадії дії зусилля F,

Кафедра КІТС Корабльов М.М.

Кафедра КІТС Корабльов М.М.

Кафедра КІТС Корабльов М.М.

Кафедра КІТС Корабльов М.М.

Универсальные логические модули на основе

Кафедра КІТС Корабльов М.М.

Універсальні логічні модулі на основі

Універсальні логічні модулі на

Кафедра КІТС Корабльов М.М.

Універсальні логічні модулі на

Кафедра КІТС Корабльов М.М.

1. Принципи побудови клавіатурних шифраторів, їх відмінність від

Кафедра КІТС Корабльов М.М.

Кафедра КІТС Корабльов М.М.

До перетворювачів кодів відносяться шифратори і дешифратори -

Кафедра КІТС Корабльов М.М.

Кафедра КІТС Корабльов М.М.

Кафедра КІТС Корабльов М.М.

Кафедра КІТС Корабльов М.М.

Такий перетворювач кодів може бути реалізований в базисі І, АБО,

Кафедра КІТС Корабльов М.М.

Кафедра КІТС Корабльов М.М.

Кафедра КІТС Корабльов М.М.