TKHTS Thầy Ninh

Thiết Kế Hệ Thống Số
EE2130 Digital System
Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

Giới thiệu môn Tk HT Số EE2130
 Tên học phần: Thiết kế hệ thống số (EE2130): 3(3-0-1-6)
 Lý thuyết : 45 t
 Thí nghiệm: 5 bài (x 3 tiết)
 Đánh giá kết quả: Gk [0.3]- CK[0.7], TN là điều kiện
 Tài liệu học tập:
 Bài giảng (pdf)
 Sách tham khảo:
 Lương Ngọc Hải, Nguyễn Trinh Đường, Lê Hải Sâm, Nguyễn Quốc Cường, Trần
Văn Tuấn, Điện tử số, Nhà xuất bản Giáo dục, 2008
 Thomas L. Floyd, Digital Fundamentals, Prentice-Hall, 7th – 1997
 Thomas L. Floyd, Digital Fundamentals with PLD Programming, Prentice-Hall, 2006

 Wakerly J. K, Digital Design: Principles & Practices, Prentice-Hall, 3rd - 1999
 M. Morris Mano, Digital Design, Prentice-Hall, 3rd - 1996

Giới thiệu môn Tk HT Số EE2130
 Nội dung chính: Thiết kế hệ thống số (EE2130)
 C1: Các kiến thức cơ sở:
 Biểu diễn logic và xử lý tín hiệu số
 Mã và hệ đếm
 Cổng logic, các phép toán số học và các phép biến đổi logic.
 C2: Các họ mạch logic cơ bản:

 Các vi mạch logic và thông số đặc trưng của cổng logic
 Họ vi mạch TTL, CMOS, cách ghép nối.
 C3: Mạch logic tổ hợp:

 Các bộ Code, DeCode, Mux, DeMux, So sánh, Cộng, Trừ, ALU….
 Vi mạch ứng dụng, Thiết kế các mạch sử dụng IC logic tổ hợp.
 C4: Mạch logic Dãy:

 Các bộ Filp Flop (FF), Thanh ghi (Register), Bộ Đếm (Counter) ….
 Thiết kế các mạch sử dụng IC logic dãy.
 C5: Mạch Bộ Nhớ và Logic khả trình PLD
 C6: Mạch biến đổi tín hiệu ADC, DAC

Các Kiến Thức Cơ Sở
 Mạch Logic: Là mạch điện tử sử dụng các Y(A,B,C)
phần tử logic, với biến vào là biến logic (A,B,C,D)
(Biến logic vào), biến ra cũng là các biến

logic (Biến logic ra). Mạch Logic
 Biến logic vào: A, B,C,D,…

 Biến logic ra: Y, Q,…
 Biến Logic: là biến mà chỉ tồn tại 2 giá trị: Yes/No, True/False,...
 Biểu diễn biến logic dưới dạng toán học: 0/1.
 Mức logic: Dùng mức điện áp để biểu diễn biến logic:
 Mức logic Cao – High (H)
U H min  møc cao H  U H max
 Mức logic Thấp – Low (L)
U L min  møc thÊp L  U L max
 TTL: UH max: 5 Vdc, UH min: 2.4 Vdc
UL max: 0.8 Vdc, UL min: 0Vdc = Gnd
 Quy ước mức logic:
Mức logic dương (+)
 Mức logic Cao – High (H): 1
 Mức logic Thấp – Low (L): 0
 Mức logic Cao – High (H): 0

 Mức logic Thấp – Low (L): 1 Mức logic âm (-)
Hàm logic: Q (A,B) = A.B

 Các phần tử logic:
 Phần tử logic cơ bản:
 Phần tử AND – AND Gate
Ký hiệu: Phần tử 2 đầu vào Bảng trạng thái (Truth Table)
A B Q
0 0 0
0 1 0
1 0 0
Hàm logic: Q (A,B) = A.B 1 1 1
Nhận xét:
 A = B = 1 → Q =1 Viết BTT phần tử AND 3 đầu vào
 A =1 → Q = B
 B=1 → Q = A
 Ptử AND có tính chất cổng logic

 Phần tử OR – OR Gate
Ký hiệu: Phần tử 2 đầu vào Hàm logic: Q (A,B) = A+B Bảng trạng thái (Truth Table)
A B Q
0 0 0
0 1 1
1 0 1
1 1 1
Nhận xét:
 A = B = 0 → Q =0
 A =0 → Q = B ; B=0 → Q = A Ptử OR có tính chất cổng logic
 Phần tử NOT
Bảng trạng thái
Ký hiệu:
A Q
Hàm logic: Q (A) = A
0 1
1 0

 Phần tử logic đa năng:
 Phần tử NAND (NOT– AND)
Ký hiệu: Phần tử 2 đầu vào Bảng trạng thái (Truth Table)
A B Q
0 0 1
0 1 1
1 0 1
Hàm logic: Q (A,B) = A.B 1 1 0
Nhận xét:
 A=B →Q=A=B
 A=1→Q =B
 B=1 →Q=A

 Phần tử NOR (NOT– OR)
Ký hiệu: Phần tử 2 đầu vào
A B Q
0 0 1
0 1 0
1 0 0
Hàm logic: Q (A,B) = A+B 1 1 0
Nhận xét:
Lưu ý biến đổi NAND/ NOR
 A=B →Q=A=B
 A=0→Q =B  
 B=0 →Q=A
 
 
A.B.C A BC

 Phần tử XOR (Exclusive– OR)
A B Q
0 0 0
0 1 1
1 0 1
1 1 0
Hàm logic: Q  A  B  A.B  B.A
Nhận xét:

Vẽ mạch logic phần tử XOR

 Phần tử XNOR (Exclusive– NOR)
A B Q
0 0 1
0 1 0
1 0 0
1 1 1
Hàm logic: Q  A  B  A.B  A.B
Nhận xét:

Vẽ mạch logic phần tử XNOR

 Các phép toán cơ bản, tính chất, Định lý Demorgan:
 Phép toán cơ bản:

 Tính Chất:
 Tính chất giao hoán:
 Tính chất kết hợp:
 Tính chất phân bố:
 Định Lý Demorgan:
 Bài Tập:

 Bài Tập:

Mã và Hệ Đếm
1. Hệ Đếm:
1.1 Cách biểu diễn 1 số ở hệ cơ số đếm bất kỳ :
Octal
(base 8)
Decimal Binary
(base 10) (base 2)
Hexadecimal
(base 16)
346.1710  (3 10 2 )  (4 101 )  (6 10 0 )  (1 10 1 )  (7 10 2 )
 300  40 6  0.1  0.07
Số: 3, 4, 6, 1,7 là các số biểu diễn.
Số: 2, 1,0,-1,-2 : là trọng số
Số : 10 là hệ cơ số.

Mã và Hệ Đếm
Biểu diễn 1 số N hệ cơ số R
1.2 Hệ cơ số 10 (Decimal- Dec, D):

 R = 10; ak = 0, 1, 2, ….. 9. VD : N10 = 95 D = 9 x 101 + 5 x 100
1.3 Hệ cơ số 2 (Binary- Bin, B):

 R = 2; ak = 0, 1.
VD : N2 = 1001101 B = 1 x 26 + 0 x 25 + 0 x 24 + 1 x 23 + 1 x 22 + 0 x 21 + 1 x 20 = 77 D
MSB (Most Significant Bit) LSB (Least Significant Bit)

Bít có trọng số cao nhất Bít có trọng số thấp nhất

Mã và Hệ Đếm
Lưu ý :
1 byte = 8 bits ; 1 KB = 210 byte; 1 MB = 210 KB; 1 GB = 210 MB; 1 TB = 210 GB
N2 = 00111011100110101100101000000000 B = 3b9ca00 H
1.4 Hệ cơ số 16 (Hexa- Hex, H):

 R = 16; ak = 0, 1,….9, A, B, C, D, E, F
VD : N16 = A2F H = 10 x 162 + 2 x 161 + 15 x 160 = 2560 + 32 + 15 = 2607 D
2. Chuyển đổi các hệ cơ số:

Thương Dư
2.1 Dec (10) Bin (2):
50/2 = 25 0 LSB
DEC to BIN
25/2 = 12 1
50 D =110010 B
12/2 = 6 0
BIN to DEC: Xem lại mục 1.3 6/2 = 3 0
3/2 = 1 1
1/2 = 0 1 MSB
Mã và Hệ Đếm
2.2 Dec (10) Hex (16): Dec Bin Hex
DEC to HEX 0 0000 0
46 D =2E H 1 0001 1
Thương Dư 2 0010 2
46/16 = 2 14 3 0011 3
4 0100 4
2/16 = 0 2
5 0101 5
HEX to DEC: Xem lại mục 1.4 6 0110 6
2.3 Bin (2) Hex (16): Tra bảng 7 0111 7
8 1000 8
Bin to HEX
9 1001 9
N2 = 1011011 B => N16 = 5B H 10 1010 A
HEX to Bin 11 1011 B
12 1100 C
N16 = C5 H => N2 = 11001010 B
13 1101 D
14 1110 E
15 1111 F
Mã và Hệ Đếm
3. Các phép toán cộng trừ trên các hệ cơ số:
3.1 Dec (10):
A10 = 6 2 D Nếu a +b =R’ >R A10 = 6 2 D Khi a<b : (a-b) <0

+ -
B10 = 1 9 D n = R’-R và nhớ 1 B10 = 1 9 D (a + R) - b = n và trả 1
N10 = 8 1 D N10 = 4 3 D
3.2 Bin (2):
A2 = 1 0 0 1 1 1 0 B A2 = 1 0 0 1 1 1 0 B
+ -
B2 = 0110110B B2 = 0110110B
N2 = 1 0 0 0 0 1 0 0 B N2 = 0011000B
3.3 Hex (16):
A16 = A 2 H A16 = A 2 H
+ -
B16 = 3 E H B16 = 3 E H
N16 = E 0H N16 = 6 4 H
Mã và Hệ Đếm
4. Mã BCD (Binary Coded Decimal): Dec Bin Hex
0 0000 0
Dùng hệ cơ số 2 để biểu diễn 1 số trong hệ cơ số 10
1 0001 1
Mã BCDunpacked : dùng 8 bit để biểu diễn 1 số hệ 10 2 0010 2
VD : N10 = 93 D 3 0011 3
NBCD (unpacked) = 0000 1001 0000 0011 B 4 0100 4
Mã BCDpacked : dùng 4 bit để biểu diễn 1 số hệ 10 5 0101 5
VD : N10 = 93 D 6 0110 6
NBCD (packed) = 1001 0011 B 7 0111 7

8 1000 8
9 1001 9
10 1010 A
11 1011 B
12 1100 C
13 1101 D
14 1110 E
15 1111 F
Mã và Hệ Đếm
5. Mã ASCII (American Standard Code for Information Interchange):
Dùng 7 bit để B7 B6 B5 B4 B3 B2 B1 B0 Ký tự
biểu diễn 1 ký tự 0 1 1 0 0 0 0 30H ‘0’
0 1 1 0 0 0 1 31H ‘1’
……………….
0 1 1 1 0 0 1 39H ‘9’
……………………
1 0 0 0 0 0 1 41H ‘A’
………….……..
1 0 1 0 1 0 1 55H ‘Z’
………………….
1 1 0 0 0 0 1 61H ‘a’
………………….
1 1 7 0 1 0 1 75H ‘z’
Mã và Hệ Đếm

Mã và Hệ Đếm
6. Biểu diễn số âm:
 Dùng 1 hay nhiều bít có trọng số cao để thể hiện dấu :
 Bn…Bn-k = 0 : (+) Bn….Bn-k Bn-k-1 ……………. B0
 Bn…Bn-k = 1 : (-)
S Gtri
 Dùng mã bù 2 để thể hiện số âm: –7 +0
 N2 mã bù 1 (N’2) Mã bù 2 (- N2) –6 1111 0000 +1
1110 0001
–5 +2
1101 0010
Đổi: 0 1 N’2 + 1 –4 1100 0011+3
1 0
–3 1011 0100 +4
N2 = 0 0 1 1 0 1 0 0 B = 52
–2 1010 0101+5
N’2 = 1 1 0 0 1 0 1 1 B (mã bù 1) –3 +0 1001 0110
1111 0000 –1 1000 0111 +6
+ 1 B
–0 +7
–2 1110 0001+1
-N2 = 1 1 0 0 1 1 0 0 = - 52
N2 = 0 0 1 1 0 1 0 0 B = 52
+ –1 1101 0010
+2
-N2 = 1 1 0 0 1 1 0 0 B = - 52
1100 0011
-N2 =2n - (N2)
1 00000000 B = 0
–0 +3
Mã và Hệ Đếm
BTập:
1. Cho hai số : A10 = 289 ; B10 = 123. Tính A2 + B2 ; A16 – B16
2. Cho hai số : X10 = 862374 ; Y10 = 126763. Tính X2 + Y2 ; X16 – Y16
3. Cho hai số : N10 = 601717 ; M10 = 1326283. Tính N2 - M2 ; N16 + M16
4. Biểu diễn ABCD pạcked , BBCD pạcked
5. Viết số -A, -B theo 2 từng cách biểu diễn số âm.
6.
7.

Các họ mạch logic cơ bản
1. Vi mạch và thông số cơ bản của vi mạch:
 Vi mạch (Integrated Circuit- IC): Tích hợp các phần tử bán dẫn cơ bản (Transistor,
Diode..) nhằm tạo ra các vi mạch số.
 Mật độ tích hợp
 IC có độ tích hợp nhỏ SSI (Small Scaled Integration): vài chục ptử- Ptử logic
 IC có độ tích hợp trung bình MSI: vài chục ptử- Ptử Giải mã, dồn kênh….
 IC có độ tích hợp lớn LSI: vài nghìn đến chục nghìn ptử- Ptử Reg, ALU, CPU….
 VLSI/ULSI…..
 Thông số điện cơ bản của vi mạch:
 Nhiễu trong IC : bị tác động bởi
môi trường ngoài và nhiễu do
chuyển mạch số

 Tham số dòng điện và điện áp vào và ra:
• UiH , UOH là là gtri điện áp tối thiểu của mức cao H ở đầu vào, đầu ra
• UiL , UOL là gtri điện áp tối đa của mức thấp L ở đầu vào, đầu ra
• IiL , IiH , IOL , IOH là dòng điện mức L, H ở đầu vào và đầu ra
 Hệ số Fan –In, Fan- Out :

dùng để đánh giá khả năng
nối tầng của IC.

 Thời gian trễ truyền đạt:
 Nguồn cung cấp và mức logic TTL, CMOS:

TTL (Transistor Transistor CMOS (Complementary Metal
logic) Oxide Semiconductor)
Ký hiệu 74XXyyy/54XXyyy 40XXyyy/45XXyyy
Nguồn cung cấp GND (0V) – Vcc ( +5Vdc) Vss (-1xVdc) – VDD (+1xVdc)
L : 0 – 0.7Vdc L : Vss – 0.7Vdc
Mức logic
H : 2.4 – 5Vdc H : 2.4 – VDD
 Tham khảo datasheet: IC 7400 và IC 4011 ( NAND 2 đầu vào)
2. Cấu tạo cổng logic: (VD 7400 – NAND 2 input)

3. Ptử logic cực góp để hở: (Open Collector)
 Tra vi mạch NAND 2 đầu vào hở collector IC 7403 và IC 7405 datasheet

 Một số vi mạch logic TTL và CMOS

4. Mạch 3 trạng thái
 Một biến logic : có trạng thái 0, 1 , HiZ (trở kháng cao)
 Đối với mạch 3 trạng thái: ngoài các đầu vào logic (A,B,….) còn có đầu vào điều
khiển E (Enable) nhằm cho phép đầu ra hoạt động hay không hoạt động
 Cổng đệm 3 trạng thái

 Cổng đệm 3 trạng thái:
 Ứng dụng tạo ra Bus dữ liệu
CS CS1 CS2 CS3
R/W R/W R/W
En1 En2 Chiều dữ liệu
0 0 Không hoạt động
0 1 X ---> Y
1 0 Y---> X
1 1 Cấm
 Vi mạch cổng 3 trạng thái

Bảng chức năng 74245
Bảng chức năng 74244/240/241

5. Lưu ý dùng vi logic
 Không để tự do các đầu
vào logic không dùng tới
 Có thể tạo các mức logics
sử dụng các khóa cơ khí
6. Ghép nối vi mạch TTL và CMOS

 TTL - CMOS
 CMOS- TTL

Mạch logic tổ hợp
1. Định nghĩa mạch logic tổ hợp Y(A,B,C)
 Mạch logic tổ hợp là mạch mà giá trị biến (A,B,C,D)
logic đầu ra tại 1 thời điểm chỉ phụ thuộc

vào các giá trị các biến vào tại thời điểm
Mạch Logic
đó, không phụ thuộc vào thời điểm xét
mạch logic đó
 Các bước thiết kế mạch logic tổ hợp
Bài toàn thực tế ---(Mô hình hóa)--> Bảng TT ------- > Hàm logic ------- > Vẽ mạch logic
2. Bài toán: KĐTừ

Cho sơ đồ mạch Đk Đ/C A
B Bộ Đk
Đ/c chỉ được chạy và KĐtừ C Đ/C
Đ/C
đóng khi ít nhất 2 pha có điện.
Hãy thiết kế mạch phát hiện mất Phát Q
hiện
Pha để Đk Khởi động từ
mất Fa
(Contactor) cấp nguồn cho bộ ĐK
Tổng hợp mạch logic
1. Mô hình hóa bài toán:
Mỗi pha A, B,C chỉ có 2 trạng thái : Mất điện (0)/Có điện (1) ==> 3 biến logic vào A, B, C
Đầu ra Q chỉ có 2 trạng thái: Cắt(0)/Đóng(1)==> 1 biến logic ra Q
Theo điều kiện bài toán Đ/c chỉ được chạy và KĐtừ đóng khi ít nhất 2 pha có điện.
C B A Q (C,B,A)
0 0 0 0
0 0 1 0
2. Thành lập hàm Q từ BTT: 0 1 0 0
2.1 Phương pháp Tuyển chuẩn 0 1 1 1
 Hàm Q(logic vào) được viết bằng tổng của các 1 0 0 0
tích biến logic vào. Mỗi 1 tích được gọi là 1 mintec 1 0 1 1
 Áp dụng vào bài toán với BTT: 1 1 0 1
1 1 1 1

2.2 Phương pháp Hội chuẩn
C B A Q (C,B,A)
 Hàm Q(logic vào) được viết bằng tích của các tổng
0 0 0 0
biến logic vào. Mỗi 1 tổng được gọi là 1 maxtec
0 0 1 0
 Áp dụng vào bài toán với BTT:
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
2.3 Nhận xét:

 PP tuyển chuẩn và hồi chuẩn cho hàm Q ????
 1 BTT < ---------- > có nhiều hàm Q khác nhau

3. Phương pháp Bìa Các nô (Karnaugh)
 PP bìa Các nô: áp dụng từ 3-5 biến logic vào
 Cách thành lập bìa Các nô:
 Số 2 ô liền kề nhau chỉ sai khác nhau 1 biến trạng thái
 Số ô trong trong bìa Các nô bằng số trạng thái trong BTT
BA 00 CBA
01 11 10 000 001 011 010 110 111 101 100
C ED
0 00
1 01
11
BA 00 01 11 10 10
DC
00
01
11
10

 Điền BTT vào bìa Các nô
C B A Q (C,B,A)
BA 00 01 11 10 0 0 0 0
C
0 0 0 1 0 0 0 1 0
1 0 1 1 1 0 1 0 0
 Quy tắc khoanh bìa Các nô: 0 1 1 1
 Chỉ khoanh các ô liền kề nhau theo hàng hoặc cột 1 0 0 0
 Số ô trong 1 vòng khoanh là lớn nhất và đảm bảo 1 0 1 1
điều kiện 2k ( k =1, 2,3,…) 1 1 0 1
 1 ô có thể tham gia vào nhiều vòng khác nhau nếu 1 1 1 1
thấy cần thiết
 Nếu 1 ô đứng độc lập không khoanh được với các ô khác thì vẫn phải viết lại
biểu thức vào trong hàm Q V2
BA 00 01 11 10
V3
 Áp Dụng vào Bìa các nô trên C
0 0 0 1 0
1 0 1 1 1
Nguyen Tuan Ninh - 3I - SEE - HUST V1 ninh.nguyentuan@hust.edu.vn

 Thành lập hàm Q :
C B A Q (C,B,A)
 Xét tại mỗi Vòng khoang:
0 0 0 0/1 (x)
 Biến nào thay đổi thì loại bỏ
0 0 1 0
 Biến nào không thay đổi thì giữ lại và tạo ra các
0 1 0 0
mintec tương ứng với mỗi vòng
0 1 1 1
 Hàm Q = tổng của các mintec
V2: AB 1 0 0 0
V2
BA 00 01 11 10
V3
V3: BC 1 0 1 1
C
0 0 0 1 0 1 1 0 1
1 0 1 1 1 1 1 1 1
V1
‘x’ : Don’t care là trạng thái mà người dùng có
V1: AC
thể lấy trạng thái 0 hay 1 tùy theo nhu cầu sử
Q(C,B,A) = AC + AB + BC dụng

 Bài tập áp dụng:
BA 00 BA 00 01 11 10 BA 00
01 11 10 01 11 10
C C C
0 0 1 1 0 0 1 0 0 1 0 0 0 0 1
1 0 0 0 0 1 0 0 0 1 1 1 1 1 1
BA 00 BA 00 BA 00 01 11 10
01 11 10 01 11 10 DC
DC DC
00 1 1 00 1 1 00
01 01 1 1 01 1 1 1 1
11 1 1 11 1 1 11 1 1 1 1
10 1 1 10 1 1 10
BA 00 01 11 10 BA 00 00 01 11 10
DC 01 11 10 DC
DC
00 1 00 1 00 1
01 1 1 01 1 1 1 1 01 1 1 1
11 1 1 11 1 1 11 1 1 1
10 1 10 10 1
BA 00 01 11 10 BA 00 01 11 10
C DC
0 0 0 1 x 00 0 1 x 1
1 0 x 1 1 01 1 x x x
11 0 x x x
10 0 0 x 0
BA 00 01 11 10 BA 00 01 11 10
DC DC
00 0 00 0 0 x 0
01 0 0 0 0 01 1 1 x 1
11 0 11 1 1 0 0
10 0 0 10 0 x x 0

Câu 1. Hảy dùng bìa các nô để tối giản hàm logic Q1 = Σ (1,3,8.12,16). Sau đó
chỉ dùng một loại phần tử NAND có số đầu vào thích hợp để tổng hợp hàm logic
đã được tối giản nói trên
Câu 2. Dùng bìa các-nô để tối giản hàm logic sau Q2 = Σ(1,5,7,9,11,13)
Câu 3. Hảy dùng bìa các nô để tối giản hàm logic Q1 = Π ( 0,5,9,12,15). Sau đó
chỉ dùng một loại phần tử NOR có số đầu vào thích hợp để tổng hợp hàm logic đã
được tối giản nói trên

Mạch giải mã (DECODER)
1. Định nghĩa: X0
Y0
 Là mạch được biểu diễn như hình bên, bao gồm: X1 Y1
Mạch giải mã
M đầu vào : X0, X1,…. Xm-1 Xm-1 (Decoder) M/N Yn-1
N đầu ra: Y0, Y1,…..Yn-1 E
Các đầu vào điều khiển (cho phép hoạt động- Enable): E
 Có một số loại mạch giải mã:
- Giải mã địa chỉ (1 từ N).
- Mạch giải mã Led 7seg (BCD – Led 7seg)
2. Mạch giải mã địa chỉ: (1 từ N- X/Y)
2.1 Cấu tạo và nguyên lý hoạt động mạch giải mã địa chỉ:
M đầu vào địa chỉ : A0, A1,…. Am-1 A0

Y0
N đầu ra lựa chọn: Y0, Y1,…..Yn-1 A1 Y1
Mạch giải mã
N=2m Am-1 Địa chỉ Yn-1
Các đầu vào điều khiển - Enable: E E

2.2 Nguyên lý hoạt động mạch giải mã địa chỉ: A0
Y0
 Khi đặt một số nhị phân tại đầu vào địa chỉ, thì A1 Y1
Mạch giải mã
chỉ có duy nhất 1 đầu ra Yi tương ứng với số nhị Am-1 Địa chỉ Yn-1
phân đó được phép tích cực
E
 Tích cực: Có hai kiểu tích cực
Active : H Active : L
Y Y
Active: Y= H Active: Y= L
None Active: Y = L None Active: Y = H

 VD: Ptử giải mã địa chỉ 1 từ 4 hay 2/4
A0 Y0 A0 Y0
A1 Y1 A1 Y1
2/4 Y2 2/4 Y2
Y3 Y3
E E
 Bảng TT
E A1 A0 Y0 Y1 Y2 Y3 E A1 A0 Y0 Y1 Y2 Y3
0 0 0 1 0 0 0 0 0 0 0 1 1 1
0 0 1 0 1 0 0 0 0 1 1 0 1 1
0 1 0 0 0 1 0 0 1 0 1 1 0 1
0 1 1 0 0 0 1 0 1 1 1 1 1 0
1 x x 0 0 0 0 1 x x 1 1 1 1

2.3 Thành lập mạch giải mã địa chỉ 1 từ N E B A Y0 Y1 Y2 Y3
A Y0 0 0 0 0 1 1 1
B Y1 0 0 1 1 0 1 1
2/4 Y2 0 1 0 1 1 0 1
Y3
E 0 1 1 1 1 1 0
1 x x 1 1 1 1
 Từ BTT thánh lập các hàm theo các biến B, A, E

2.4 Vi mạch giải mã địa chỉ và ứng dụng
 IC 74139 , IC 74139, 74154, 4514, 4515

 Ứng dụng mạch giải mã:
 Mạch giải mã địa chỉ

 Ứng dụng mạch giải mã:
 Thực hiện BTT sử dụng phần tử giải mã địa chỉ

 BT mạch giải mã:
 Thực hiện BTT sử dụng phần tử giải mã địa chỉ 74139 để thực hiện các hàm F sau
 Thực hiện BTT sử dụng phần tử giải mã địa chỉ 74138 để thực hiện các hàm F sau

3. Mạch giải Led 7 thanh:
3.1 Led 7 thanh
R
R
Gnd (0V)
3.2 IC giải mã Led 7 thanh:
7 Seg Decoder
Biến logics vào : A, B, C, D (A: LSB, D: MSB) a
Biến logic ra: a, b, c, d, e, f, g, (Dp) b
Thành lập BTT tương ứng A (20)
c
Vẽ mạch logic B (21)
C (22) d
D (23) e
f
g
Tra và đọc tài liệu giải mã BCD/ LED 7seg :7447 , 7448, 4511
Tra và đọc tài liệu giải mã BCD/ DEC :7442 , 4028

Mạch mã hóa (ENCODER)
4. Mạch giải DEC/BCD:
0 Encoder
4.1 Nguyên lý chung 1
 Ứng với 1 đầu vào (N) thay đổi trạng thái thì sẽ 2 A (20)
được mã hóa bằng 4 bit ( 0-9) hệ nhị phân. 3 B (21)
 Số biến logic vào: 0,1,2,3,4,5,6,7,8,9 4
C (22)
 Số biến logic ra: A, B,C,D (A:LSB, D:MSB) 5
 Thành lập BTT 6 D (23)
7
Tra và đọc tài liệu mã hóa ưu tiên: 8
74147, 74148 9

Mạch dồn kênh (MUX) và phân kênh (DMUX)
1. Khái niêm chung:
 Là bộ chuyển mạch số theo 1 chiều từ đầu vào Di ra tới đầu ra Do.

 MUX : Chuyển mạch số cho dữ liệu đi từ nhiều đầu vào Di ra tới duy nhất 1
đầu ra Do. Tương đương như bộ biến đổi song song thành nối tiếp
 DMUX: Cho dữ liệu đi từ 1 đầu vào duy nhất Di ra tới nhiều đầu ra Do.
Tương đương như bộ biến đổi nối tiếp thành song song.
 A (Address): là m đường chọn địa chỉ
 n : số lượng đầu vào Di (MUX) hoặc đầu ra Do (DMUX) : n = 2m

 En ( Enable): tín hiệu cho phép hoạt động.
Mạch dồn kênh (MUX) và phân kênh (DEMUX)
2. Mạch dồn kênh MUX:
D0 MUX
 Mạch MUX: 4 Di và 1 out (Y)
D1
 2 đầu vào địa chỉ A0, A1 , 1 đầu đk En D2
D3 Y
 Nguyên tắc hoạt động: Ứng với 1 số nhị
phân đặt tại đầu vào địa chỉ thì chỉ có
A0 (20)
duy nhất 1 đầu vào dữ liệu (Di) được nối A1 (21)
ra tới đầu ra. En
 Thành lập BTT:
 Hàm logic: E A1 A0 Y0
0 0 0 D0
Y  EN(A1 A 0 D 0  A1A 0 D1  A1 A 0 D 2  A1A 0 D 3 ) 0 0 1 D1
0 1 0 D2
0 1 1 D3
1 x x 0

 Mạch logic:
D0 MUX
Y  EN(A1 A 0 D 0  A1A 0 D1  A1 A 0 D 2  A1A 0 D3 )
D1
D2
D3 Y
4 lèi vµo sè liÖu
A0 (20)
A1 (21)
En
E A1 A0 Y0
0 0 0 D0
0 0 1 D1
2 lèi vµo ®Þa chØ
0 1 0 D2
0 1 1 D3
1 x x 0

 Vi mạch MUX ứng dụng: Enable (15)
EN
(1)
Data G1
 74LS157: 4 x MUX 2 , chung En select
MUX
(9)
(2) EN
1A MUX (4)
 74LS153: 2 x MUX 4, chung En 1B
(3) 1Y S0
(15)
0
(14)
(5) S1 0
 74LS151: có đầu ra Y và Y 2A
(6)
(7)
2Y S2
(13) G
15
2B (11)
(11) S3 3
 74LS251: có đầu ra 3 trạng thái Y và Y 3A
(10)
(9)
3Y D0
(8)
0
3B
(7)
 74LS150: 16 đầu vào dữ liệu 4A
(14)
(12)
D1
(6)
1
(13) 4Y D2 2
4B
(5)
D3 3
a) 74LS157 (4)
D4 4
MUX (3) (10)
D5 5
(2)
(7) D6 6
Enable EN (1)
(11) D7 7
S0 0 (23)
(10) 0 D8 8
S1 G (22)
(9) 7 D9 9
S2 2 (21)
(4) D10 10
D0 0 (20)
(3) (5) D11 11
D1 1 Y (19)
(2) (6) D12 12
D2 2 Y (18)
(1) D13 13
D3 3 (17)
(15) D14 14
D4 4 (16)
(14) D15 15
D5 5
(13)
D6 6 74LS150
(12)
D7 7
c)
b) 74LS151A
 Ứng dụng MUX:
D0 MUX
 Thực hiện biến đổi // thành nt
D1
D2
D3 Y
A0 (20)
A1 (21)
En

 Ứng dụng MUX:
X Y Z F (C,B,A)
 Thực hiện BTT cho trước:
0 0 0 1
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
Không khuyến khích

3. Mạch phân kênh DEMUX:
DEMUX
Di
 Mạch DEMUX: 4 out D0, D1, D2, D3, D4
và 1 in (Di) D0
D1
 2 đầu vào địa chỉ A0, A1 , 1 đầu đk En D2
 Nguyên tắc hoạt động: Ứng với 1 số nhị D3
A0 (20)
phân đặt tại đầu vào địa chỉ thì chỉ có A1 (21)
duy nhất 1 đầu ra dữ liệu được nối ra tới En
đầu vào Di.
 Thành lập BTT: E A1 A0 D0 D1 D2 D3
 Hàm logic và vẽ mạch logic: 0 0 0 Di 0 0 0
0 0 1 0 Di 0 0
0 1 0 0 0 Di 0
0 1 1 0 0 0 Di
1 x x 0 0 0 0

 Ứng dụng DEMUX biến nt thành // DEMUX
Di
D0
D1
D2
D3
A0 (20)
A1 (21)
En
E A1 A0 D0 D1 D2 D3
0 0 0 Di 0 0 0
0 0 1 0 Di 0 0
0 1 0 0 0 Di 0
0 1 1 0 0 0 Di
1 x x 0 0 0 0

 Ứng dụng DEMUX truyền // - nối tiếp - // Clk A3 A2 A1 A0
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
Mạch số học và logic
1. Mạch so sánh (COM):
COM Y A0 > B0
 Mạch so sánh 1 bit: A0 và B0: A0
Y A0 = B0
B0 Y A0 < B0
 Hàm logic :
YA0 > B0 = A0.B0
YA0 = B0 = A0.B0 + A0.B0
YA0 > B0 = A0.B0

 Mạch so sánh 2 số 4 bit: En Y A3 > B3
A3 COM 3 Y A3 < B3
A(A3 A2 A1 A0) và B(B3 B2 B1 B0):
B3 Y A3 = B3
A3 ss B3: A3 > B3 === A>B (1)
A3 < B3 === A<B (I)
En Y A2 > B2
A3 = B3 (cho phép A2 ss B2)
A2 COM 2 Y A2 < B2
A2 ss B2: A2 > B2 === A>B (2)
B2 Y A2 = B2
A2 < B2 === A<B (II)
A2 = B2 (cho phép A1 ss B1) Y A1 > B1
En
A1 ss B1: A1 > B1 === A>B (3) A1 COM 1 Y A1 < B1
A1 < B1 === A<B (III) B1 Y A1 = B1
A1 = B1 (cho phép A0 ss B0)
A0 ss B0: A0 > B0 === A>B (4) En Y A0 > B0
A0 COM 0 Y A0 < B0
A0 < B0 === A<B (IV)
B0 Y A0 = B0
A0 = B0 === A=B (a)
A<B: (I) or (II) or (III) or (IV) A>B: (1) or (2) or (3) or (4) A= B : (a)
 Vi mạch so sánh 2 số 4 bit : 7485

2. Mạch cộng (ADD):
A C Out
 Mạch cộng 1 bit: A và B (Half Add- HA) HA
B Ʃ
 Mạch cộng 1 bit: A và B có nhớ (Full Add- FA)

Phép cộng có thêm cờ nhớ Ci tầng trước A C i+1
C : (Carry flag) B FA
Si
Ci

A C i+1
B FA
Si
Ci
 Hàm logic :

A3 B3 A2 B2 A1 B1 A0 B0
 Mạch cộng 4 bit:
C4 C3 C2 C1 C0
A B Cin A B Cin A B Cin A B Cin
Cout Cout Cout Cout

FA3 FA2 FA1 FA0
S3 S2 S1 S0
(MSB) (LSB)
VCC VCC
(5) (16)
 Vi mạch cộng 4 bit : (10) 1 (5) 1
(8) 2 (3) 2
A A
(3) 3 1 (9) (14) 3 1 (4)
(1) 4 2 (6) (12) 4 2 (1)
(11) 1 4 (2) (6) 1 4 (13)
(7) 2 8 (15) (2) 2 8 (10)
B B
(4) 3 (15) 3
(16) 4 (11) 4
(13) C0 C4 (14) (7) C0 C4 (9)
(12) (8)
GND GND
a) 74LS83A b) 74LS283
 Mạch cộng 1 byte

 Mạch trừ 4 bit: (SUB)
2 số 4 bit:
A(A3 A2 A1 A0)
B(B3 B2 B1 B0)
A – B = A+ (-B) = A + B +1
 Bài tâp: thiết kế mạch cộng trừ đa năng 4 bit:

A/S =1 : A+B
A/S =0 : A-B

 Mạch cộng BCD 4bit
S4 S3 S2 S1 S0
0 1 0 1 0 (10)
0 1 0 1 1 (11)
X=S4+S3(S2+S1)
0 1 1 0 0 (12)
0 1 1 0 1 (13)
0 1 1 1 0 (14)
0 1 1 1 1 (15)
1 0 0 0 0 (16)
1 0 0 0 1 (17)
1 0 0 1 0 (18)

 Mạch cộng BCD 4bit

Mạch ALU
1. Mạch ALU (Arithmetic and Logic Unit)
 Mô tả ALU
A: Toán hạng 1 (n bit)
B: Toán hạng 2 (n bit)
Cin: Cờ nhớ đầu vào (Carry flag- CF)
Cout: Cờ nhớ đầu ra (Carry flag- CF)
F : Đầu ra kết quả ( n bit)
S: m đầu lựa chọn chức năng (select Func)
P, Q: tín hiệu nối tầng
 Một số vi mạch ALU : 74181 , 74381, 74382

Mạch ALU
 Vi mạch ALU và bảng chức năng

Mạch ALU
 Nối tầng vi mạch ALU

Bài Tập

Bài Tập

Mạch logic Dãy
Khái niệm chung mạch logic dãy
A
 Mạch logic dãy là mạch mà giá trị biến logic
B Y(A,B,… t )
Mạch Logic Dãy
đầu ra tại 1 thời điểm phụ thuộc vào các giá
....
trị các biến vào và thời điểm xét mạch logic t
đó (T),
t : là thời điểm xét mạch logic đó
 Các phần tử logic dãy cơ bản : Flip Flop (FF)
 Phân loại mạch logic dãy
Theo chức năng Không đồng Đồng bộ theo xung nhịp Clk
bộ Sườn lên Sườn xuống
Flip Flop (FF) Đầu ra chỉ Đầu ra chỉ thay Đầu ra chỉ thay đổi
SR, JK, D, T thay đổi trạng đổi trạng thái tại trạng thái tại mỗi
Thanh ghi (Register) thái khi A, mỗi sườn lên của sườn xuống của
B,..t thay đổi xung nhịp (Clk) xung nhịp (Clk)
Bộ đếm (Counter)

Mạch logic Dãy – Flip Flop (FF)
1. Mạch Flip Flop - FF
A Q
 FF có 2 đầu vào và 2 đầu ra Q và Q’
Flip Flop- FF Q
 Khi không còn duy trì tín hiệu đầu vào thì đầu B
ra vẫn giữ trạng thái = phần tử nhớ 1 bit

2. SR - FF
 Ký hiệu SR(SC) FF: (S: Set R: Reset C : Clear)
SC - FF Không đồng bộ SC - FF Đồng bộ theo sườn lên SC - FF Đồng bộ theo sườn xuống
 Cấu tạo SR( SC) FF:

 Bảng trạng thái SR( SC) FF:
S C Qi+
0 0 Qi
0 1 0
1 0 1
1 1 Cấm
Clk S C Qi+
0 0 Qi
0 1 0
1 0 1
1 1 Cấm
 Lưu ý SR( SC) FF: người thiết kế không được thiết kế để SC/ SR FF vào trạng thái cấm

Clk S R Qi Qi+
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 -

Q  S  RQ SR  0
1 1 1 -

 Vẽ dạng xung SR( SC) FF:

2. JK - FF
 Ký hiệu JK FF
JK - FF Không đồng bộ JK - FF Đồng bộ theo sườn lên JK - FF Đồng bộ theo sườn xuống
 Bảng trạng thái JK FF:  Giản đồ thời gian JK FF:

Clk J K Qi+
0 0 Qi
0 1 0
1 0 1
1 1 Qi’

2. JK - FF
 Ký hiệu JK FF
Clk J K Qi Qi+
0 0 0 0
Q   JQ  K Q
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0

 Ký hiệu JK FF có đầu đặt trước  Bảng trạng thái JK FF:
Clk Pre Clr J K Qi+

1 1 0 0 Qi
1 1 0 1 0
1 1 1 0 1
1 1 1 1 Qi’
 Hoàn thành giản đồ xung sau:
x 0 1 x x 1
x 1 0 x x 0

 JK ( Master- Slave) FF:
JK(M/s)- FF Đồng bộ theo mức JK(M/s)- FF Đồng bộ theo sườn lên
 VD: Giản đồ xung JK FF:

 D FF:
1 2 3 4
1: D FF đồng bộ theo sườn lên 3: D FF đồng bộ theo mức

2: D FF đồng bộ theo sườn xuống 4: D FF đồng bộ theo sườn lên M/S
 Cấu tạo D FF theo JK FF  Bảng TT
Clk D Qi+ Clk D Q Qi+

0 0 0 0 0
1 1 0 1 0
1 0 1
Q  D 1 1 1

 Vi dụ D FF:
Clk D Qi+
0 0
1 1

 Ứng dụng D FF:

 IC 74373/ 74374

 T FF: 1: T FF đồng bộ theo sườn lên
2: T FF đồng bộ theo sườn xuống
 Bảng TT
1 2
T/Clk Qi+
Qi’
 Cấu tạo T FF theo JK FF

 Vi dụ T FF:
T/Clk Qi+
Qi’
Clk T Q Qi+
0 0 0
0 1 1
1 0 1
1 1 0
Q   T Q  TQ  T  Q
 Sử dụng T FF/JK FF: mạch đếm và mạch chia tần số

 Mạch đếm và mạch chia tần số Mod N< 2N

 Sử dụng T FF/JK FF: mạch đếm lùi

 IC đếm không đồng bộ 74293

 IC đếm không đồng bộ 74293 Mod 16

 IC đếm không đồng bộ 74293 Mod 10 và 14

 IC đếm không đồng bộ 74293 Mod 60

 Thiết kế mạch logic sử dụng FF

 Thiết kế mạch logic sử dụng FF

 Bảng tổng kết đầu ra với đầu vào

 Bài Tập

 Bài Tập

Mạch logic Dãy – Mạch Đếm (Counter)
Khái niệm chung về bộ đếm
CLK
 Mạch đếm là mạch logic dãy dùng để đếm
Mạch Đếm Nx
xung đầu vào CLK, với giá trị đếm ban đầu T/h đk
N0, tín hiệu điều khiển (Up /Down….) và giá

....
trị đầu ra Nx.
N0
 Mạch đếm được hình thành trên cơ sở các FF
 Nmax = 2m – 1. (m là số FF dùng trong mạch đếm)
 Bộ đếm luốn có tính chất quay vòng (N0  Nmax 0 - hoặc N0 -0--Nmax)
 Mạch đếm cũng là mạch chia tần số
 Phân loại mạch đếm
Theo chức năng Không đồng bộ Đồng bộ theo xung nhịp Clk
(nối tiếp) Sườn lên Sườn xuống
Mạch đếm thuận/ ngược Đầu ra của tầng Mạch đếm song song
Mạch đếm BCD, Hex trước đưa vào Xung nhịp được đưa tới đồng thời các
đầu vào xung FF, và đầu ra chuyển TT ( Q+) phụ
Mạch đếm vòng… đếm tầng sau thuộc vào đầu vào và TT (Q)
 Mô tả quy trình đếm của bộ đếm 3 bit
C+B+A+
CBA
U D
000 001 111
001 010 110
010 011 101
011 100 100
100 101 011
101 110 010
110 111 001
111 000 000

 Thiết kế mạch đếm sử dụng FF:
C+B+A+
 Thiết kế mạch đếm không đồng bộ: (xem lại) CBA
U D
 Thiết kế mạch đếm đồng bộ:
000 001 111
 Xác định số lượng các FF
001 010 110
 Thành lập bảng chuyển trạng thái các FF
010 011 101
 Xác định các hàm kích thích của các đầu vào FF phụ
011 100 100
thuộc vào (đầu ra Q và Q+)
100 101 011
 Vẽ mạch
101 110 010
 Áp dụng vào hình vẽ
110 111 001
111 000 000

 Bài tập: thành lập mạch đếm sử dụng JK –FF, D-FF, T-FF cho 2 graph sau:

TKHTS Thầy Ninh

Uploaded by

Document Information

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

TKHTS Thầy Ninh

Uploaded by

Copyright:

Available Formats

Thiết Kế Hệ Thống Số

EE2130 Digital System

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

 Sách tham khảo:

 Thomas L. Floyd, Digital Fundamentals, Prentice-Hall, 7th – 1997

 Thomas L. Floyd, Digital Fundamentals with PLD Programming, Prentice-Hall, 2006

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

 C2: Các họ mạch logic cơ bản:

 C3: Mạch logic tổ hợp:

 C4: Mạch logic Dãy:

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

phần tử logic, với biến vào là biến logic (A,B,C,D)

(Biến logic vào), biến ra cũng là các biến

 Biến logic vào: A, B,C,D,…

 Mức logic Cao – High (H): 0

Hàm logic: Q (A,B) = A.B

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

Vẽ mạch logic phần tử XOR

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

Vẽ mạch logic phần tử XNOR

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

 Tính chất phân bố:

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

1.2 Hệ cơ số 10 (Decimal- Dec, D):

1.3 Hệ cơ số 2 (Binary- Bin, B):

MSB (Most Significant Bit) LSB (Least Significant Bit)

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

1.4 Hệ cơ số 16 (Hexa- Hex, H):

2. Chuyển đổi các hệ cơ số:

A10 = 6 2 D Nếu a +b =R’ >R A10 = 6 2 D Khi a<b : (a-b) <0

3.2 Bin (2):

NBCD (packed) = 1001 0011 B 7 0111 7

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

 Hệ số Fan –In, Fan- Out :

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

 Nguồn cung cấp và mức logic TTL, CMOS:

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

 Tra vi mạch NAND 2 đầu vào hở collector IC 7403 và IC 7405 datasheet

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

 Cổng đệm 3 trạng thái

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

CS CS1 CS2 CS3

R/W R/W R/W

En1 En2 Chiều dữ liệu

0 0 Không hoạt động

 Vi mạch cổng 3 trạng thái

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

6. Ghép nối vi mạch TTL và CMOS

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

 Mạch logic tổ hợp là mạch mà giá trị biến (A,B,C,D)

logic đầu ra tại 1 thời điểm chỉ phụ thuộc

2. Bài toán: KĐTừ

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn

2.3 Nhận xét:

Nguyen Tuan Ninh - 3I - SEE - HUST ninh.nguyentuan@hust.edu.vn