TKHTS - Chương 3 - B Sung

THIẾT KẾ HỆ THỐNG SỐ
CHƯƠNG 3: MẠCH LOGIC TỔ HỢP
1
Trần Thị Anh Xuân – 3i
Chương 3: Mạch Logic Tổ Hợp
3.1. Khái niệm
• Mạch logic tổ hợp (Combinational Logic
Circuit)
– Giá trị biến ra tại một thời điểm, chỉ phụ
thuộc tổ hợp giá trị biến vào tại thời diểm
đó: Qit = Q(At,Bt,Ct)
– Là mạch logic không nhớ
• Có 2 bài toán logic tổ hợp:
– Bài toán phân tích:
• Biết mạch logic  n/vụ: tìm các biểu thức logic mô tả mối quan
hệ giữa các biến vào và biến ra
– Bài toán tổng hợp:
• Biết yêu cầu điều khiển của bài toán logic  n/v: xây dựng
mạch logic
2
TS. Trần Thị Anh Xuân
3.2.Một số mạch logic tổ hợp MSI
• Mạch mã hóa
• Mạch giải mã
• Mạch chọn kênh
• Mạch phân kênh
• Các mạch số học
• Mạch kiểm tra tính chẵn/lẻ
3
3.2.1. Mạch mã hóa
• Mã hóa là việc sử dụng ký hiệu để biểu diễn đặc trưng cho
một đối tượng nào đó
– Ký hiệu tương ứng với một đối tượng được gọi là từ mã
• Mạch mã hóa:
– Chức năng: thực hiện việc mã hóa tín hiệu tương ứng với các
đối tượng thành các từ mã nhị phân
4
• Ví dụ: Mã hóa một bàn phím gồm 10 phím
– Mỗi phím được gán 1 từ mã khác nhau
– Khi 1 phím được nhấn  bộ mã hóa sẽ đưa ra đầu ra là từ
mã tương ứng đã gán cho phím đó
– Bàn phím có 10 phím  mã số phải có ít nhất 4 bit: mã
BCD
5
• Hoạt động  Mã ưu tiên
– Nếu 2 hoặc nhiều phím đồng thời được nhấn, thì bộ mã hóa
chỉ coi như 1 phím được nhấn: là phím có mã cao nhất
• Ví dụ: Khi các phím 3, 5, 7 cùng được nhấn  mã ra là 0111
• Encoder 74LS147:
– 9 lối vào tích cực thấp (tương ứng với số thập phân từ 1-9)
– Số 0 tương ứng khi không có phím nào từ 1 đến 9 nhấn
– 4 lối ra tích cực thấp là mã BCD đảo bit
6
– 9 lối vào tích cực thấp (tương ứng với số thập phân từ 1-9)
– Số 0 tương ứng khi không có phím nào từ 1 đến 9 nhấn
– 4 lối ra tích cực thấp là mã BCD đảo bit
7
8
3.2.2.1.Mạch giải mã nhị phân
9
• Thành lập mạch giải mã:
– Xác định số đầu vào, số đầu ra, các đầu vào điều khiển và
tính tích cực của chúng
– Thành lập bảng chân lý và tìm biểu thức logic tối giản
– Dùng các cổng logic cơ bản để xây dựng mạch
• VD1: Thành lập mạch giải mã 2/4:
– 2 biến nhị phân vào: A (LSB), B
– 4 biến ra: tích cực mức thấp
– 1 lối vào cho phép làm việc, tích cực mức thấp
10
• VD2: Mạch giải mã 4/10: mạch IC 74LS42
giải mã BCD ra thập phân
(BCD/DEC)
– Có 4 lối vào mã BCD: A (LSB), B,
C, D
– 10 lối ra để chỉ 10 số thập phân:
0 ÷ 9: tích cực ở mức thấp
11
3.2.2.2.Mạch giải mã BCD/7SEG
12
3.2.2.Mạch giải mã
• Thực hiện các hàm logic tổ hợp:
– Mỗi lối ra của mạch giải mã là một tổng đủ hoặc một tích đủ
của các biến độc lập
– Ví dụ: Dùng mạch giải mã để xây dựng một mạch logic:
13
3.2.2.Mạch giải mã
• Mở rộng mạch giải mã:
– VD: Sử dụng Decoder 2/4 tạo thành mạch có chức năng tương đương với
Decoder 3/8
– …
14
3.2.3.Mạch chọn kênh (Multiplexer - MUX)
• Là mạch logic tổ hợp có N đầu vào thông tin và 1 đầu ra
– Mạch chọn kênh 8:1
• 8 đường dữ liệu và và 1 đường
dữ liệu ra
– Chọn 1 trong các dữ liệu vào song

song I0 , I1 ,…  để đưa ra ngõ ra Y
(kênh truyền nối tiếp) bằng một mã
chọn ở các ngõ vào chọn (địa chỉ)
A, B, C
• N đầu vào thông tin  cần m đầu vào địa chỉ, sao cho
2m = N
• Đầu điều khiển cho phép làm việc E 15
3.2.2.Mạch chọn kênh (Multiplexer - MUX)
• Là mạch logic tổ hợp có N đầu vào thông tin và 1 đầu ra
– Mạch chọn kênh 4:1
16
3.2.2.Mạch chọn kênh (Multiplexer - MUX) -Ứng dụng
• Dùng MUX để thiết kế các mạch logic tổ hợp
17
3.2.2.Mạch chọn kênh (Multiplexer - MUX) - Ứng dụng
• Dùng MUX để thiết kế các mạch logic tổ hợp
– VD: Dùng đa hợp 8:1 để xây dựng mạch logic
• Mở rộng kênh ghép
– VD: Dùng 2 MUX 8:1 để tạo ra MUX 16:1
• Chuyển dữ liệu từ song song sang nối tiếp
18
3.2.4. Mạch phân kênh (DeMultiplexer - DeMUX)
• Mạch phân kênh/tách kênh/giải đa hợp
– Tách kênh truyền thành 1 trong các kênh dữ liệu song song
tùy vào mã chọn ngõ vào
– Là mạch mà dữ liệu từ 1 đường có thể đưa ra 2n đường, và
số đường để chọn sẽ phải là n
19
– VD: Mạch tách kênh DEMUX 1:4
20
– VD: Mạch tách kênh DEMUX 1:4
21
3.2.4. Mạch phân kênh (DeMultiplexer - DeMUX) - Ứng dụng
• Ứng dụng trong các mạch đo lường, điều khiển kết hợp
truyền dữ liệu
• Truyền dữ liệu nối tiếp
22
3.2.5. Mạch cộng
• Chức năng: thực hiện phép cộng giữa 2 số nhị phân
– Bán tổng (Half-Adder)
– Bộ cộng đầy đủ (Full-Adder)
• Bộ cộng bán tổng:
– Thực hiện phép cộng giữa 2 bit thấp nhất của phép cộng 2 số
nhị phân
– Sơ đồ khối
23
• Bộ cộng bán tổng:
– Bảng chân lý
– Biểu thức đầu ra:
24
• Bộ cộng đầy đủ:
– Thực hiện phép cộng giữa 2 bit cùng trọng số bất kỳ của hai
số nhị phân
– Sơ đồ khối: - Bảng chân lý
– Biểu thức đầu ra
25
– Thực hiện phép cộng giữa 2 bit cùng trọng số bất kỳ của hai
số nhị phân
– Sơ đồ khối: - Mạch logic
– Biểu thức đầu ra
26
– VD: mạch cộng 2 số nhị phân 4 bit
27
– VD: mạch cộng 2 số nhị phân n bit:
– A = An-1An-3..A1A0; B = Bn-1Bn-3...B1B0
– Dùng n phần tử FA nối tầng với nhau
– Mạch cộng FA0 2 số nhị phân LSB  bit nhớ vào C0 = 0
– Các giá trị mang sang được tính tuần tự: C1  C2  C3  C4
•  gọi là mạch cộng nhớ nối tiếp
28
• Ví dụ: vi mạch cộng song song 4 bit 74LS83A; 74LS283
• Nối tầng 4 vi mạch cộng song song 4 bit  được mạch cộng mở
rộng 16 bit
29
• Ví dụ: vi mạch cộng song song 4 bit 74LS83A; 74LS283
• Nối tầng 4 vi mạch cộng song song 4 bit  được mạch cộng mở
rộng 16 bit
30
3.2.6. Mạch trừ
• Mạch trừ bán phần:
– Thực hiện phép trừ giữa 2 bit LSB trong phép trừ 2 số nhị
phân
• Mạch trừ toàn phần
– Thực hiện phép trừ giữa 2 bit cùng trọng số bất kỳ trong phép
trừ số nhị phân
31
3.2.6. Mạch trừ
• Mạch trừ toàn phần
– Thực hiện phép trừ giữa 2 bit cùng trọng số bất kỳ trong phép
trừ số nhị phân
– Sơ đồ khối – Bảng chân lý
– Biểu thức logic đầu ra:
32
3.2.7. Mạch so sánh
• Chức năng: dùng để so sánh 2 số nhị phân
• Nguyên tắc:
– So sánh tuần tự từng cặp bit có trọng số tương đương, kể từ
cặp có trọng số lớn nhất
– Kết quả: A=B; A>B; A<B
33
• Nếu A và B chỉ là 2 bit nhị phân:
– Có 3 đầu ra  chỉ 3 trạng thái so sánh
– Đầu vào điều khiển cho phép làm việc E
34
35
36
• Mạch so sánh 2 số nhị phân n bit:
– VD: Mạch so sánh 2 số nhị phân 3 bit: A = a2a1a0; B = b2b1b0
– Sử dụng bộ so sánh 2 số nhị phân 1 bit:
a a>b
E a=b
b a<b
37
• Mở rộng mạch so sánh 2 số nhị phân n bit = cách nối tầng
các IC so sánh 2 số nhị phân có số bit ít hơn
– Mạch nối tầng kiểu nối tiếp
– Mạch nối tầng kiểu song song
38
• Mở rộng mạch so sánh 2 số nhị phân n bit = cách nối tầng
các IC so sánh 2 số nhị phân có số bit ít hơn
– Nối tầng kiểu nối tiếp:  Mạch so sánh 2 số nhị phân 8 bit:
• Nguyên tắc nối tầng: 3 lối ra
của tầng trước (tầng so sánh
4 bit thấp) được nối
tương ứng với 3 lối vào
nối tầng của tầng sau
(tầng so sánh 4 bit cao hơn)
• Tầng đầu tiên (tầng so sánh
4 bit thấp nhất):
– các lối vào tầng (A>B) và
(A<B) nối đất GND
– Lối vào tầng (A=B) nối 39
TS. Trầnlên +Vcc
Thị Anh Xuân
• Mở rộng mạch so sánh 2 số
nhị phân n bit = cách nối
tầng các IC so sánh 2 số
nhị phân có số bit ít hơn
– Nối tầng kiểu song song:
 Mạch so sánh 2 số nhị
phân 16 bit:
40
3.2.8. Mạch kiểm tra tính chẵn/lẻ
41
3.3.Thiết bị logic khả trình PLD (Programmable Logic Device)
• Mảng logic khả trình PLA (Programmable Logic Array)
• Logic mảng khả trình PAL (Programmable Array Logic)
• Logic mảng khả trình PROM (Programmable Read Only
Memory)
42
3.3.1. Mảng logic khả trình PLA
• Cấu trúc: gồm 2 mảng cổng cơ bản (ma trận logic) có thể
lập trình được:
– Ma trận AND  tạo ra tích của các biến vào (bao gồm dạng nguyên
và dạng phủ định của các biến vào)
– Ma trận OR  tạo ra tổng các tích đưa từ ma trận AND
43
• Ví dụ: 1 PLA 4 inputs, 3 outputs, với 6 số hạng tích
A
D
AND
CÇu ch×
P1 P2 P3 P4 P5 P6
Q1
Q2
OR
Q3
44
• Ví dụ: 1 PLA 4 inputs, 3 outputs, với 6 số hạng tích
– Cách thể hiện đơn giản:
A
P1 P2 P3 P4 P5 P6 Q1
Q2
Q3
45
• Ví dụ: thực hiện bài toán điều khiển logic có mối quan hệ
sau:
• Sử dụng 1 PLA:
A
P1 P2 P3 P4 P5 P6 Q1
Q2
Q3
46
3.3.1. Logic mảng khả trình PAL
• Cấu trúc: gồm 2 mảng cổng cơ bản (ma trận logic):
– Ma trận AND: có khả năng lập trình được  tạo ra tích của các
biến vào (bao gồm dạng nguyên và dạng phủ định của các biến vào)
– Ma trận OR: cố định  tạo ra tổng các tích đưa từ ma trận AND
47
3.3.1. Logic mảng khả trình PAL
• Cấu trúc: gồm 2 mảng cổng cơ bản (ma trận logic):
A
P1 P2 P3 P4 P5 P6 Q1
Q2
Q3
´ Mèi nèi lËp tr×nh được

· Mèi nèi cè ®Þnh
48
3.3.1. Logic mảng khả trình (P)ROM
• Bộ nhớ chỉ đọc ROM: bộ nhớ bán dẫn, làm việc như sau:
– Chỉ có thể đọc thông tin dạng mã nhị phân đã ghi trong bộ nhớ ra
– Không thể ghi thông tin mới vào nó được
• Việc ghi thông tin ban đầu  lập trình cho ROM
• Cấu trúc:
– Ngược với PAL
– Mảng AND cố định
– Mảng OR có thể lập trình được
49
• Mảng AND trong PROM:
– Có n biến vào  mảng AND sẽ có M = 2n cổng AND
– Đầu ra mỗi cổng AND là cố định và là một tích đủ các biến vào, sao
cho tích đó bằng 1 logic
– Khi đặt 1 tổ hợp lên các đầu vào:
• Duy nhất một trong số M đầu ra của mảng AND là có mức logic 1
• Các đầu ra còn lại của mảng AND có mức logic 0
• Mảng OR trong PROM: “dàn nhớ” gồm 2n hàng
– Mỗi hàng gán cho 1 địa chỉ từ 0 đến 2n-1  gọi là 1 ô nhớ
– Giữ lại cầu chì trong hàng  bằng cách ghi 1 logic vào vị trí đó
– Đốt cháy cầu chì trong hàng  bằng cách ghi 0 logic vào vị trí đó
50
• Ứng dụng: tổ hợp hàm logic tổ hợp
– Bản chất là việc ghi giá trị các hàm ở từng hàng của bảng chân lý
vào các ô nhớ có địa chỉ tương ứng trong dàn nhớ của PROM
– Ví dụ: Thực hiện bài toán điều khiển logic sau:
51

TKHTS - Chương 3 - B Sung

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

TKHTS - Chương 3 - B Sung

Uploaded by

Copyright:

Available Formats

THIẾT KẾ HỆ THỐNG SỐ

CHƯƠNG 3: MẠCH LOGIC TỔ HỢP

– Chọn 1 trong các dữ liệu vào song

– Biểu thức đầu ra:

– Biểu thức đầu ra

– Biểu thức đầu ra

– Biểu thức logic đầu ra:

´ Mèi nèi lËp tr×nh được

You might also like