HTS End

THIẾT KẾ HỆ THỐNG SỐ - EE2130
TS. Trần Thị Anh Xuân

BM. Kỹ Thuật Đo & THCN – Viện Điện
Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

1
Chương 4: Mạch logic dãy
4.1. Khái niệm (xem SGT “Điện tử số”)
• Mạch logic dãy (Sequential
• Logic Circuit)
– Giá trị biến ra tại một thời điểm, không chỉ phụ thuộc vào tổ
hợp giá trị các biến vào tại thời điểm đó; mà còn phụ thuộc
vào trạng thái bên trong mạch: Qi = Q(Ai, Bi, Ci, Si)
– Là mạch logic có nhớ
• Để thực hiện được hệ dãy  phải có phần tử nhớ (Latch,
FlipFlop)
– Ngoài ra, còn có các phần tử cơ bản khác

2
4.2. Phần tử nhớ (xem SGT “Điện tử số”)

3
4.2. Phần tử nhớ - S-R Latch

4
4.2. Phần tử nhớ - S-R Latch
• Bảng trạng thái

5
4.2. Phần tử nhớ - Latch, Flip Flop
• Ví dụ:

6
4.2. Phần tử nhớ - S-R Latch with Enable
• Sơ đồ khối
EN

7
4.2. Phần tử nhớ - S-R Latch with Enable
• Ví dụ:

8
4.2. Phần tử nhớ - J-K Flip Flop
J K Qt
0 0 Qt-1
0 1 0
1 0 1
1 1

9
4.2. Phần tử nhớ - J-K Flip Flop đồng bộ theo mức

10
4.2. Phần tử nhớ - J-K Flip Flop đồng bộ theo mức
Inputs Outputs
CLK J K Qt
1 1 0 0 Qt-1
1 1 0 1 0 1
1 1 1 0 1 0
1 1 1 1 Qt-1
0 1 X X X 1 0
1 0 X X X 0 1
1 1 H/L/ X X Qt-1
0 0 X X X CẤM

11
4.2. Phần tử nhớ - J-K FF đồng bộ theo sườn xung
• Ví dụ 1:

12
• Ví dụ 2:

13
• Ví dụ 3:

14
4.2. Phần tử nhớ - D FF đồng bộ theo sườn xung

15

16

17
4.2. Phần tử nhớ - T FF đồng bộ theo sườn xung

18
4.3. Thanh ghi (xem SGT “Điện tử số”)

19
4.3. Thanh ghi (xem SGT “Điện tử số”)

20
4.3. Thanh ghi dịch (xem SGT “Điện tử số”)
• Là một thanh ghi mà nội dung ghi trong nó có thể dịch (tịnh tiến)
sang phải hoặc sang trái 1 bit, tương ứng với mỗi xung nhịp CLK
• Nguyên lý thành lập:

– Đầu ra của FF thứ i nối với đầu vào điều khiển của FF liền kề ở phía
trái hoặc phía phải tùy phương thức dịch là trái hay phải
21
4.3. Thanh ghi dịch
• Các loại thanh ghi dịch:
– Serial In / Serial Out Shift Registers (SISO)
– Serial In /Parallel Out Shift Registers (SIPO)
– Parallel In / Serial Out Shift Registers (PISO)
– Parallel In / Parallel Out Shift Registers (PIPO)
(xem SGT “Điện tử số”)

22
4.4. Bộ đếm (xem SGT “Điện tử số”)

23
4.4. Bộ đếm (xem SGT “Điện tử số”)

24
4.4.1.1. Bộ đếm không đồng bộ nhị phân module 16, đếm thuận
• Đếm thuận từ 0  15:

– Cần dùng 4 J-K FF

25


26


27
4.4.1.2. Bộ đếm không đồng bộ nhị phân module 16, đếm nghịch
• Đếm nghịch từ 15  0
1 1 1 1

28
4.4.1.2. Bộ đếm không đồng bộ nhị phân module 16, đếm nghịch
• Đếm nghịch từ 15  0

29
4.4.1.2. Bộ đếm không đồng bộ nhị phân module 16, đếm thuận/nghịch
• Mạch đếm lên/xuống

30
4.4.2. Bộ đếm không đồng bộ không theo hệ nhị phân
• Thiết kế sử dụng ngõ Clear của các FF
– Ví dụ: mạch đếm Mod-6: mạch đếm đến 5 rồi tự động xóa về
0
Số xung vào Số đếm ra Giá trị thập phân
QC QB QA
0 0 0 0 0
1 0 0 1 1
2 0 1 0 2
3 0 1 1 3
4 1 0 0 4
5 1 0 1 5
6 0 0 0

31
• Thiết kế sử dụng ngõ Clear của các FF
– Ví dụ 1: mạch đếm Mod-6: mạch đếm đến 5 rồi tự động xóa
về 0

32
• Ví dụ 2: Thiết kế mạch đếm thập giai (mạch đếm BCD)?

33
4.4.4. Bộ đếm đồng bộ
• Các bước thiết kế mạch đếm đồng bộ: với số trạng thái
ra (Module) và trình tự đếm cho trước:
– Xác định số tầng FF cần thiết
– Lập bảng sự thật của mạch đếm (sự thay đổi trạng thái logic
của các ngõ ra) theo số xung đồng hồ vào
– Xác định logic ở các ngõ vào J,K tương ứng
Chuyn 0/ lu gi
– Thực hiện việc nối kết quả trung gian các cổng theo các biểu
thức logic
34
4.4.4.1. Bộ đếm đồng bộ nhị phân n bit
• Ví dụ 1: Thiết kế bộ đếm nhị phân 3 bit (Module 8)

35

36

37

38
4.4.4.2. Bộ đếm đồng bộ không theo hệ nhị phân
• Ví dụ 2: Thiết kế mạch đếm đồng bộ Mod-3 (mạch đếm
chia 3)

39
• Ví dụ 2: Thiết kế mạch đếm đồng bộ Mod-3 (mạch đếm
chia 3)

40
• Ví dụ 3: Thiết kế mạch đếm lên đồng bộ Module-10?
• Ví dụ 4: Thiết kế mạch đếm lên/xuống đồng bộ 3 bit
(Mod-8) dùng J-K FF?

41
4.5. Các phương pháp mô tả mạch logic dãy
• Sơ đồ khối của mạch dãy:
– n biến vào x1 ÷ xn
– m biến ra y1 ÷ ym
– p trạng thái bên trong S1 ÷ Sp
–  Khi có ít nhất 1 biến vào thay đổi giá trị  mạch dãy sẽ
chuyển trạng thái bên trong này sang trạng thái bên trong
khác; đồng thời cho 1 trạng thái ra tương ứng
• Mạch logic dãy được đặc trưng bằng các tập trạng thái:
– Tập trạng thái vào độc lập X {X0, X1,…, XN-1}: Xi là một tổ hợp
giá trị các biến vào độc lập x1 ÷ xn
• Mạch có n biến vào độc lập  tập X có số phần tử tối đa là Nmax
= 2n
• VD: 2 biến vào độc lập x1, x2  số phần tử tối đa của tập X: X0 =
00; X1 = 01; X2 = 10; X3 = 11
42
• Sơ đồ khối của mạch dãy:
– n biến vào x1 ÷ xn
– m biến ra y1 ÷ ym
– p trạng thái bên trong S1 ÷ Sp
• Mạch logic dãy được đặc trưng bằng các tập trạng thái:
– Tập trạng thái ra Y {Y0, Y1, …, YM-1}: Yj là tổ hợp giá trị các
biến ra y1 ÷ ym
• m biến ra  số phần tử tối đa có thể có trong tập Y là Mmax
= 2m
– Tập trạng thái bên trong S: S1 ÷ Sp

43
• Quan hệ giữa các tập trạng thái được mô tả bằng 2 mô hình
toán:
– Mô hình Mealy
– Mô hình Moore

44
• Mealy: mô tả hệ dãy bằng bộ 5:
– X : tập hữu hạn các tín hiệu vào. Nếu hệ có m đầu vào  các tín hiệu vào
tương ứng là x1,x2...,xm
– Y: tập hữu hạn các tín hiệu ra. Nếu hệ có l đầu ra ta có các tín hiệu ra
tương ứng là y1,y2...,yl
– S : tập hữu hạn các trạng thái trong. Nếu hệ có n trạng thái  các trạng thái
tương ứng là s1,s2...,sn
– Fs: hàm trạng thái. Fs = Fs(X,S): xác định trạng thái bên trong tiếp theo khi
biết trạng thái bên trong hiện tại và trạng thái tín hiệu vào
– Fy : hàm ra. Fy = Fy(X,S)
• Moore: cũng có bộ 5 như mô hình Mealy; chỉ khác:

– S: tập trạng thái mang thông tin về trạng thái trong trong tại thời điểm xét t
và đầu ra, do:
• Ứng với một trạng thái bên trong sẽ có một trạng thái ra xác định
– Fy = Fy(S)
45
• Có 2 phương pháp để mô tả các hàm trạng thái:
– Hoặc bảng
– Hoặc Graph

46
• Ví dụ: mạch dãy gồm:
• 2 trạng thái vào độc lập x0, x1
• 4 trạng thái bên trong s0, s1, s2, s3: FS(si, xj)
• 3 trạng thái ra y0, y1, y2: FY(si, xi)
• Bảng trạng thái:
Mealy Mealy
X X
S S
x0 x1 x0 x1
s0 FS(s0,x0), FY(s0,x0) FS(s0,x1), FY(s0,x1) s0 s1, y1 s0, y0
Ví dụ
s3 FS(sTrần ThịFAnh
3,x0), 3,x0)– 3I – SEE
Y(sXuân FS(s– 3HUST
,x1), FY(sxuan.tranthianh@hust.edu.vn
3,x1) s3 s0, y0 s3, 47
y2
• Ví dụ: mạch dãy, gồm:
– 2 trạng thái vào độc lập x0, x1 Moore
– 5 trạng thái bên trong s0, s1, s2, s3, s4: FS(si, xj) X
S,Y
– 3 trạng thái ra y0, y1, y2: FY(si) x0 x1
– Trạng thái trong-ra: S = {s00, s12, s22, s31, s40} s00 s12 s40
• Bảng chuyển trạng thái Moore

s12 s12 s22
s22 s00 s31
s31 s22 s40
s40 s00 s22

Trần Thị Anh Xuân - 3i 48
• Ví dụ: mạch dãy gồm:
• 2 trạng thái vào độc lập x0, x1
• 4 trạng thái bên trong s0, s1, s2, s3: FS(si, xj)
• 3 trạng thái ra y0, y1, y2: FY(si, xi)
• Bảng trạng thái:
Mealy Mealy
X X
S S
x0 x1 x0 x1
Ví dụ
s3 FS(sTrần ThịFAnh
3,x0), 3,x0)– 3I – SEE
Y(sXuân FS(s– 3HUST
,x1), FY(sxuan.tranthianh@hust.edu.vn
3,x1) s3 s0, y0 s3, 49
y2
• Graph trạng thái gồm 2 tập:
– Tập đỉnh: ký hiệu bằng các vòng tròn
– Tập cung: có hướng nối giữa các đỉnh
• Graph trạng thái mô tả mạch theo mô hình Mealy:
– Tập đỉnh biểu thị cho tập trạng thái trong S của mạch
– Trên mỗi cung nối giữa 2 đỉnh ghi trạng thái vào độc lập Xj và trạng
thái ra Yk
• Chiều mũi tên của cung chỉ hướng chuyển trạng thái bên trong

50
– 2 trạng thái vào độc lập x0, x1
– 4 trạng thái bên trong s0, s1, s2, s3: FS(si, xj)
– 3 trạng thái ra y0, y1, y2: FY(si, xi)
• Bảng chuyển trạng thái  Graph
Mealy x1, y0
X x0, y1
S s0 s1
x0 x1
Graph x1, y0
s0 s1, y1 s0, y0 x0, y0 x0, y1
x0, y0
s1 s3, y1 s2, y0
s2 s1, y0 s3, y0
s3 s2
x1, y2 x1, y0
s3 Trần
s , Thị , y – 3I – SEE – HUST
y AnhsXuân xuan.tranthianh@hust.edu.vn
0 0 3 2 Trần Thị Anh Xuân51- 3i
– 5 trạng thái bên trong s0, s1, s2, s3, s4: FS(si, xj)
– 3 trạng thái ra y0, y1, y2: FY(si)
– Trạng thái trong-ra: S = {s00, s12, s22, s31, s40}
• Bảng chuyển trạng thái Moore
Moore
S,Y
X
s00 s12 s22 s31 s40
x0 s12 s12 s00 s22 s00
x1 s40 s22 s31 s40 s22

• Graph trạng thái gồm 2 tập:
– Tập đỉnh: ký hiệu bằng các vòng tròn
– Tập cung: có hướng nối giữa các đỉnh
• Graph trạng thái mô tả mạch theo mô hình Moore:
– Ứng với một trạng thái bên trong sẽ có một trạng thái ra xác định
– Tập đỉnh biểu thị cả 2 tập trạng thái bên trong và tập trạng thái ra
– Trên mỗi cung nối giữa 2 đỉnh ghi trạng thái vào độc lập Xj
• Chiều mũi tên của cung chỉ hướng chuyển trạng thái bên trong

53
– 4 trạng thái bên trong s0, s1, s2, s3, s4: FS(si, xj)
– 3 trạng thái ra y0, y1, y2: FY(si)
– Trạng thái trong-ra: S = {s00, s12, s22, s31, s40} x0
• Bảng chuyển trạng thái s00
x0 s12
x1
Moore x1
x0 x0
S,Y s22
X x1
s00 s12 s22 s31 s40 s40
x0
x0 s12 s12 s00 s22 s00 x1
x1 s40 s22 s31 s40 s22 s31 x1
• B1: Từ bài toán ĐK logic  xác định:
– Tập trạng thái đầu vào X
– Tập trạng thái trong mạch S
– Tập trạng thái đầu ra Y
• B2: Xây dựng Graph mô tả trạng thái hoạt động của
mạch:
– Mô hình Mealy
– Mô hình Moore
• B3: Xây dựng mạch logic

• B3: Xây dựng mạch logic: cấu trúc mạch dãy không đồng bộ:
– Đầu ra của các FF: m  mã hóa cho tập trạng thái S: 2m
– Mạch kích thích: mạch logic tổ hợp
• Tạo kích thích qi cho các FF
– Mạch ra: mạch logic
tổ hợp
• Mealy: mạch ra phụ
thuộc biến x1÷xn và
Q1 ÷ Qr
• Moore: mạch ra chỉ
phụ thuộc các biến Q1 ÷ Qr
Trần Thị Anh Xuân56- 3i
• B3: Xây dựng mạch logic: cấu trúc mạch dãy không đồng bộ:
– Đầu ra của các FF: m  mã hóa cho tập trạng thái S: 2m
– Mạch kích thích: mạch logic tổ hợp
• Tạo kích thích qi cho các FF
– Mạch ra: mạch logic
tổ hợp
• Mealy: mạch ra phụ
thuộc biến x1÷xn và
Q1 ÷ Qr
• Moore: mạch ra chỉ
phụ thuộc các biến Q1 ÷ Qr
• B3: Xây dựng mạch logic: cấu trúc mạch dãy đồng bộ:
– Để có mạch dãy đồng bộ, chỉ cần thêm dãy xung nhịp clock
điều khiển hoạt động của mạch:
• Các FF phải chọn loại đồng bộ
• Các biến vào độc lập x1 ÷ xn phải thông qua các cổng logic,
đóng/mở theo clock, để đưa vào mạch kích thích và mạch ra

• Ví dụ: Xây dựng mạch logic điều khiển cơ cấu đưa
bánh ra và cơ cấu trả tiền của máy bán bánh tự động:
– Chỉ sử dụng đồng xu 1000đ hoặc 2000đ
– Giá chiếc bánh là 3000đ
– Sử dụng lần lượt đồng tiền xu mệnh giá 1000đ/2000đ
– Không thể đưa vào đồng thời 2 đồng tiền xu

• Bước 1: Xây dựng sơ đồ khối mạch điều khiển:
– 2 biến vào x1, x2 tương ứng 2 hiện tượng:
• Hiện tượng đưa vào/không đưa vào tiền 1000đ
• Hiện tượng đưa vào/không đưa vào tiền 2000đ
•  Tập trạng thái vào độc lập X có tối đa 4 trạng thái X0, X1, X2, X3
X0 = x1x2 = 00 X1 = x1x2 = 01 X2 = x1x2 = 10 X3 = x1x2 = 11
Không có tiền đưa Có 2000đ đưa vào Có 1000đ đưa vào Đưa đồng thời
vào máy máy máy 1000đ, 2000đ
(không xảy ra)
– 2 biến ra y1, y2 tương ứng:

• Hiện tượng đưa/không đưa bánh ra
• Hiện tượng trả lại/không trả lại tiền
– 2 biến ra y1, y2 tương ứng:
• Hiện tượng đưa/không đưa bánh ra
• Hiện tượng trả lại/không trả lại tiền
• Tập trạng thái ra: có 4 trạng thái Y0, Y1, Y2, Y3
Y0 = y1y2 = 00 Y1 = y1y2 = 01 Y2 = y1y2 = 10 Y3 = y1y2 = 11
Không đưa bánh ra Không đưa bánh ra Đưa bánh ra & Đưa bánh ra & có
& không trả lại tiền & có trả lại tiền không trả lại tiền trả lại tiền
(không xảy ra)

– 3 trạng thái bên trong: s0, s1, s2, tương ứng các hiện tượng:
s0 s1 s2
Máy chưa nhận Máy đã nhận được Máy đã nhận được
được tiền (trạng 1000đ 2000đ
thái ban đầu)
– Sơ đồ khối:
X = {X0, X1, X2, X3} Y = {Y0, Y1, Y2, Y3}

s1, s2, s3

• Bước 2: Xây dựng graph trạng thái mô tả hoạt động
của mạch:
– Dùng mô hình Mealy

• Bước 3.1: Mã hóa các trạng thái trong
– Có 3 trạng thái trong  phải dùng 2 FF để mã hóa
– Chọn D FF: có 1 đầu vào điều khiển
Đầu ra FF
Trạng thái trong
Q1 Q2
s0 0 0
s1 0 1
s2 1 0
• Bước 3.2: Tìm các hàm của mạch kích thích và mạch
ra:
– Mạch kích thích có 2 đầu ra  là 2 đầu vào của 2 FF D1, D2
• Bước 3.2: Tìm các hàm của mạch kích thích và mạch
ra:
Trạng
– Mạch
Biến vào kích Trạng
thái vào thíchthái
có
trong s(t)
2 Trạng thái trong tiếp
đầutheo  là 2 đầu vào
ras(t+∆t) Kích thích
Trạng
của 2 FF D1, DBiến
thái ra 2 ra
độc lập độc lập
x1 x2 X(t) Q1(t) Q2(t) Q1(t +∆t) Q2(t +∆t) D1 (q1) D2 (q2) Y y1 y2
0 0 X0 0 0 (S0) 0 0 0 0 Y0 0 0
0 0 X0 0 1 (S1) 0 1 0 1 Y0 0 0
0 0 X0 1 0 (S2) 1 0 1 0 Y0 0 0
0 1 X1 0 0 (S0) 1 0 1 0 Y0 0 0
0 1 X1 0 1 (S1) 0 0 0 0 Y2 1 0
0 1 X1 1 0 (S2) 0 0 0 0 Y3 1 1
1 0 X2 0 0 (S0) 0 1 0 1 Y0 0 0
1 0 X2 0 1 (S1) 1 0 1 0 Y0 0 0
1 0 X2 1 0 (S2) 0 0 0 0 Y2 1 0
• Bước 3.2: Dùng bìa Karnaugh tối giản:

• Bước 3.3: Xây dựng hàm logic:
– Sử dụng D-FF và các mạch logic cơ bản/mở rộng

Mạch tạo xung
Nội dung
• Mạch tạo xung vuông:
– Mạch tạo xung đơn
– Mạch đa hài

Mạch tạo xung
Mạch tạo xung đơn
• Mạch phát xung đơn: mạch đa hài đơn ổn, mạch đa hài đợi:
– Mạch có 1 trạng thái ổn định và 1 trạng thái tạm ổn định
– Khi có tác dụng của xung kích bên ngoài: mạch chuyển từ trạng thái
ổn định sang trạng thái tạm ổn định
• Thời gian duy trì trạng thái tạm ổn định chỉ phụ thuộc bản thân
thông số mạch điện, không phụ thuộc vào xung kích
• Ứng dụng:
– Định thời: tạo xung vuông có độ dài mong muốn: làm nhiệm vụ như
một rơle thời gian
– Tạo dạng xung: biến tín hiệu không quy tắc thành dãy xung chuẩn có
chu kỳ, độ rộng, biên độ ổn định

Mạch tạo xung
Mạch tạo xung đơn dùng NOR/NAND
+U +U
R1 R2
tx
C C
uv A B A
1 2 ur 1 2 ur
uv B
uc
R2 R1
a) b)

Mạch tạo xung
+U +U
R1 R2
tx
C C
uv A B A
1 2 ur 1 2 ur
uv B
uc
R2 R1
a) b)

Mạch tạo xung
+U +U
R1 R2
tx
C C
uv A B A
1 2 ur 1 2 ur
uv B
uc
R2 R1
a) b)

Mạch tạo xung
+U +U
• Sơ đồ: R1
tx
R2
C C
uv A B A
1 2 ur 1 2 ur
uv B
uc
R2 R1
a) b)
– Xác định độ rộng xung tx:

• Tại thời điểm t = 0 khi tụ được nạp  điện áp uc tăng theo luật
hàm mũ: u  U(1  et/R1C )
C
• Khi uc = VT = +U/2 thì cổng NOR2 lật trạng thái quay về ổn định
U
u C  U(1  e t /R1C ) 
2
 tx = R1Cln2  0,7 R1C
– Tụ C có giá trị khoảng từ 100pF đến vài nghìn µF
– Điện trở R1: vài k đến vài trăm k
Mạch tạo xung
Mạch tạo xung đơn dùng Flip Flop
Å Å
• Sơ đồ: tx
Q
tx
Q
DS J S
– Kích thích được đưa Q C Q
CR K R
tới đầu vào đồng bộ C của FF
R1 R1
R2 R2
D D
C C

a) b)
tx  0,7 R2C

Mạch tạo xung
Mạch đa hài phiếm định dùng NOR/NAND
• Là mạch phát dãy xung vuông ở đầu ra, với tần số f
– Hai trạng thái cao và thấp của các xung vuông ở đầu ra đều là trạng
thái tạm ổn định
+U
®k
C
R1 ur R2
®k A ur
1 2 1 2
®k A ur
R2 ®k
R1
C
ur
B
a) b)

Mạch tạo xung
Mạch đa hài phiếm định dùng NOR/NAND T
+U T1 T2
®k U C
R1 ur ur O R2
®k A ur
1 2
®k U 1
A
2
ur
A
R2 O ®k
R1
C
U ur t = R2C
VT
(xem SGT “Điện tử số”) B
B
a) b)
O N¹p phãng t = R2C
 U U 
T  T1  T2  R2C ln   
 U  VT VT 

Mạch tạo xung
Mạch định thời gian 555 (Timer 555)
• Sơ đồ nguyên lý Timer 555 +UCC
8 R
4
5k
1 8
3 OUT
5 3
C-V  A
1
6 +
TH 2 7
555
5k R

Q
S
3 6
7
+
2 DIS
2  B T
TRIG 4 5
5k
1
a) b)
Ký hiÖu Chøc n¨ng Ký hiÖu Chøc n¨ng

ch©n ch©n
KÝch khëi (tÝch cùc Ngưìng
TH (6)
thÊp) (Threshold)
OUT (3) §Çu ra DIS (7) §Çu phãng ®iÖn
Reset, xãa (tÝch cùc §iÖn ¸p ®iÒu
Trần Thị Anh Xuân – 3I – SEE – HUST C – V (5)
xuan.tranthianh@hust.edu.vn
Trần Thị Anh Xuân - 3i thÊp) khiÓn 77
Mạch tạo xung
• Bảng hoạt động của Timer 555
+UCC Ký hiÖu Chøc n¨ng Ký hiÖu Chøc n¨ng
8 R
5k
4 ch©n ch©n
1 8
5
3
3
OUT KÝch khëi (tÝch Ngưìng
C-V 
1
A TH (6)
6
TH
+
2 7
cùc thÊp) (Threshold)
555
5k R
Q §Çu phãng
S OUT (3) §Çu ra DIS (7)
7
3 6 ®iÖn
+
2 DIS
2  B T Reset, xãa (tÝch C–V §iÖn ¸p ®iÒu
TRIG 4 5
5k
1
cùc thÊp) (5) khiÓn
a) b)
TH OUT DIS (trans.T)
X X L L Th«ng
 2/3UCC  UCC /3 H L Th«ng
< 2/3UCC > UCC /3 H Kh«ng ®æi Kh«ng ®æi
< 2/3UCC < UCC /3 H H Ng¾t

Mạch tạo xung
• Ứng dụng Timer 555  Mạch tạo xung đơn (One-shot):
(xem SGT “Điện tử số”) U CC
UCC
UT
8 4
2/3UCC
R R
5 3 uC
C-V OUT u0
0,01m C1 0
6
TH
UT 2 7 UCC
TRIG DIS uC
C u0
1 0
a) b) Tx
– Độ rộng xung: Tx = RCln 3  1.1RC

Mạch tạo xung
Mạch định thời gian 555 (Timer 555) (xem SGT “Điện tử số”)
• Ứng dụng Timer 555  Mạch đa hài phiếm định

UCC uC
2UCC/3
8 4 UCC/3
R1
R 3
5 OUT u0
C-V
0,01m 7
DIS
UCC
6 R2
CH7555 TH
u0
2 0
TRIG uC
C t1 t2
1
T
– Chu kỳ dao động: T = t1 + t2  0,7 (R1 + 2R2)C

Bộ nhớ bán dẫn
Nội dung
• Khái niệm
• Tổ chức bộ nhớ

Khái niệm
• Bộ nhớ là thiết bị lưu giữ thông tin nhị phân
• Bộ nhớ bán dẫn là bộ nhớ mà các phần tử nhớ (tế bào nhớ)
được chế tạo từ chất bán dẫn

Khái niệm
• Phần tử (tế bào nhớ): có khả năng ghi nhớ giá trị 1 hoặc 0 của
một bit thông tin nhị phân
• Ô nhớ có từ nhớ m bit: là một dãy gồm m phần tử nhớ (m≥1)
• Mảng nhớ (ma trận nhớ): là một tập hợp sắp xếp các ô nhớ gồm
N hàng M cột
– Mảng nhớ có thể là ma trận vuông, ma trận chữ nhật hoặc ma trận
chỉ có 1 cột

Khái niệm
• Địa chỉ của một phần tử nhớ: là địa chỉ bit đơn
– được xác định bởi vị trí của một hàng và một cột
• Hàng ma trận nhớ: đường từ (word line):
– một nhóm m bit của 1 ô nhớ nằm trên một hàng
• Cột ma trận nhớ: đường bit (đường dữ liệu)
• Địa chỉ của 1 ô nhớ là duy nhất và được mã hóa bằng một số nhị
phân n bit

Khái niệm
• Dung lượng nhớ: là số bit thông tin lớn nhất mà bộ nhớ có thể lưu
trữ được
• Mảng nhớ N hàng, M cột  dung lượng là NxM bit
• Ký hiệu: số ô nhớ x số bit trong ô nhớ:
– Số lượng ô nhớ là 2n (n là số lối vào địa chỉ/số bit địa chỉ)
– k = kilo = 210; M = mega = 220; G = giga = 230

Các hoạt động cơ bản của bộ nhớ
• Ghi thông tin vào bộ nhớ (Write)
• Đọc thông tin ra từ bộ nhớ (Read)

Phân loại bộ nhớ
• 2 loại chính: ROM và RAM
– ROM (Read Only Memory):
• là bộ nhớ mà thông tin chỉ có thể đọc ra mà không thể ghi vào
• khi mất nguồn điện cung cấp, ROM không hoạt động nhưng
thông tin lưu giữ trong ROM không bị mất
– RAM (Random-Access Memory):
• là bộ nhớ mà thông tin có thể ghi được vào hoặc có thể đọc ra
• khi mất nguồn điện cung cấp, RAM không hoạt động, đồng thời
thông tin trong các ô nhớ của RAM cũng bị mất

• Bộ nhớ ROM (xem SGT “Điện tử số”)

• Bộ nhớ RAM

Tổ chức bộ nhớ (xem SGT “Điện tử số”)
• Thông thường:
Ma trËn
n M
Gi¶i m· nhí M¹ch ®Öm
®Þa chØ NxM= 3 tr¹ng th¸i
§Þa chØ 2n x M Sè liÖu ra
n bit 2n tõ M bit
CS

Mạch biến đổi tín hiệu
Nội dung
• Biến đổi số - tương tự DAC
• Biến đổi tương tự - số ADC

Biến đổi số - tương tự DAC (xem SGT “Điện tử số”)
• Là mạch điện thực hiện chuyển đổi từ tín hiệu số sang tín
hiệu tương tự
0
t

Biến đổi số - tương tự DAC (xem SGT “Điện tử số”)
• Nguyên lý biến đổi:

– DAC biến đổi tín hiệu số dạng nhị phân ở đầu vào thành điện
áp hoặc dòng điện dạng bậc thang ở đầu ra, tỷ lệ với số nhị
phân ở đầu vào:
– N là 1 số nhị phân n bit: bn-1bn-2…b1b0;
– q là bước nhảy bậc thang định trước (ví dụ q = 1mV)  bước
lượng tử
– Ur = q(bn-1.2n-1 + bn-2.2n-2 + … + b1.21 + b0.20) = q.N

Biến đổi tương tự - số ADC (xem SGT “Điện tử số”)
• Là mạch điện thực hiện chuyển đổi từ tín hiệu tương tự

sang tín hiệu số
0
t
• Bước lượng tử:
𝑉𝑟𝑒𝑓
• ADC n-bit có Vref  q =
2n -1

Nội dung
• Các loại DAC, ADC (xem SGT “Điện tử số”)


HTS End

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

HTS End

Uploaded by

Copyright:

Available Formats

THIẾT KẾ HỆ THỐNG SỐ - EE2130

TS. Trần Thị Anh Xuân

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

• Nguyên lý thành lập:

(xem SGT “Điện tử số”)

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

• Đếm thuận từ 0  15:

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

• Đếm thuận từ 0  15:

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

• Đếm thuận từ 0  15:

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

• Mạch đếm lên/xuống

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

(xem SGT “Điện tử số”)

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

• Moore: cũng có bộ 5 như mô hình Mealy; chỉ khác:

(xem SGT “Điện tử số”)

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

• Bảng chuyển trạng thái Moore

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn

– 2 biến ra y1, y2 tương ứng:

Trần Thị Anh Xuân – 3I – SEE – HUST xuan.tranthianh@hust.edu.vn