МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ

ЧЕРНІВЕЦЬКИЙ НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ

ІМЕНІ ЮРІЯ ФЕДЬКОВИЧА

Навчально-науковий інститут фізико-технічних та комп’ютерних наук

Кафедра комп’ютерних систем та мереж

Лабораторна робота № 5

З дисципліни “Високорівнене проектування цифрових систем”

Моделювання Сигналів VHDL

Варіант 4

Виконав студент 4-го

курсу
442ск групи
Горда Георгій-Максим

Чернівці 2022
 Лабораторна робота № 5
Створення VHDL-Моделей

Варіант 4

Мета: Створити в інтегрованому середовищі Active-HDL проект тригера

відповідно до варіанту, вивести на екран результати моделювання за
допомогою Waveform Editor та отримати схему.

Виконання роботи

1. Отримано варіант завдання відповідно до списку групи.

Написати функціональне перетворення, таблицю істинності та структурну
схему перетворювача прямого коду в обернений та додатковий для чотири
розрядного двійкового знакового числа.
2. Описано принцип роботи пристрою згідно мого варіанту.
Перетворювачем коду називається функціональний вузол, призначений для
перетворення двійкового коду з однієї форми в іншу. Для подання інформації
використовують різноманітні двійкові та двійково – десяткові коди: прямий,
обернений, доповняльний і їхні модифікації.На вхід подаються числа
in1={in1(0), in1(1), in1(2), in1(3), in1(4)}, in1(0)-виділяється під знак. Дана
схема пертворює вхідний код в обернений якщо код + то все залишається без
змін якщо – то код буде інвертуватися.
3. Замальовано схему та таблицю істиності.

Рис. 1. Схема перетворювача для 4-розрядних двійкових кодів зі знаком.

 Таблиця 1

Таблиця істинності перетворювача для 4-розрядних двійкових кодів

4. Створено в інтегрованому середовищі Active-HDL модель цифрової

системи відповідно до варіанту.

Код модуля xor.vhdl

library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity xor1 is
port(
in1 : in BIT;
in2 : in BIT;
out1 : out BIT
);
end xor1;

architecture xor1 of xor1 is

begin
out1<= in1 xor in2;
end xor1;
 Код схеми Transformer

library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity Transformer is
port(
in1: in BIT_VECTOR(4 DOWNTO 0);
out1: out BIT_VECTOR(4 DOWNTO 0)
);
end Transformer;

architecture Transformer of Transformer is

component xor1 is
port(
in1 : in BIT;
in2 : in BIT;
out1 : out BIT
);
end component;
Signal Y1,Y2,Y3,Y4:bit;
begin
F1: xor1 port map(in1(0),in1(1),Y1);
F2: xor1 port map(in1(0),in1(2),Y2);
F3: xor1 port map(in1(0),in1(3),Y3);
F4: xor1 port map(in1(0),in1(4),Y4);
out1(0) <= in1(0);
out1(1) <= Y1;
out1(2) <= Y2;
out1(3) <= Y3;
out1(4) <= Y4;
end Transformer;
5. Отримано схему засобами Active-HDL

Рис. 2. Схема перетворювача для 4-розрядного двійкового коду

6. Для ініціалізації моделювання, присвоєння вхідних значень і виводу
результатів моделювання розробити та використано макрофайл.

asim Transformer

wave in1 out1

force in1 10000 5ns, 00000 10ns, 10001 15ns, 00001 20ns, 10010 25ns, 00010
30ns, 10011 35ns, 00011 40ns, 10100 45ns, 00100 50ns, 10101 55ns, 00101 60ns,
10110 65ns, 00110 70ns, 10111 75ns, 00111 80ns, 11000 85ns, 01000 90ns, 11001
95ns, 01001 100ns, 11010 105ns, 01010 110ns

run 120ns

7. Промодельовано, використовуючи для виводу результатів вікно Waveform.

Рис. 3. Результат моделювання компаратора при різних вхідних значеннях

Висновки

В даній лабораторній було ознамоймлено із синтезом в інтегрованому

середовищі Active-HDL схемиперетворювача для 4-розрядних двійкових
кодів. Було складено таблицю істинності та промоделювано виконання схеми
через макрофайл.