ĐẠI HỌC QUỐC GIA TP.

HỒ CHÍ MINH
TRƯỜNG ĐẠI HỌC BÁCH KHOA
KHOA ĐIỆN – ĐIỆN TỬ
BỘ MÔN ĐIỆN TỬ
---------------o0o---------------

BÁO CÁO THÍ NGHIỆM

THIẾT KẾ VI MẠCH TƯƠNG TỰ VÀ HỖN HỢP

GVHD: ĐỖ HUY KHANG

SVTH: LIỄU THỊ CẨM GIANG
MSSV: 1810123

TP. HỒ CHÍ MINH, THÁNG 1 NĂM 2022

EE3121_L01 GVHD: Đỗ Huy Khang

TÓM TẮT BÁO CÁO THÍ NGHIỆM

Báo cáo này trình bày phần thực hiện 4 bài thí nghiệm và Bài tập lớn môn Thiết kế Vi
mạch tương tự và hỗn hợp. Báo cáo thể hiện quá trình, tìm hiểu, thực hiện thiết kế và
mô phỏng các mạch analog design với sự hỗ trợ của phần mềm Cadance Virtuoso. Em
chân thành cảm ơn cô Phan Võ Kim Anh đã tận tâm hướng dẫn chúng em qua từng
buổi học lý thuyết và sự hỗ trợ nhiệt tình của anh Đỗ Huy Khang trong các buổi hướng
dẫn thí nghiệm. Qua báo cáo, giúp em có thêm nhiều kiến thức về việc thiết kế mạch
bằng phần mềm, củng cố kiến thức lý thuyết đã học, tích lũy thêm kinh nghiệm cho
luận văn tốt nghiệp sắp tới.

ii
EE3121_L01 GVHD: Đỗ Huy Khang

MỤC LỤC

PHẦN 1. THÍ NGHIỆM ........................................................................................................................1

Chương 1. Khảo sát đặc tính của MOS ............................................................................................1

A. Khảo sát đặc tuyến NMOS .......................................................................................................1

B. Khảo sát đặc tuyến PMOS ........................................................................................................6

C. Khảo sát hiệu ứng bậc 2 của NMOS ......................................................................................10

Chương 2. Khảo sát mạch opamp common source .......................................................................12

Chương 3. Khảo sát inverter bằng ADEXL...................................................................................18

Chương 4. Khảo sát mạch current mirror .....................................................................................21

PHẦN 2. BÀI TẬP LỚN ......................................................................................................................25

1. Tổng quan về mạch LDO.............................................................................................................25

2. Nguyên lý hoạt động mạch LDO .................................................................................................26

3. Yêu cầu thiết kế LDO...................................................................................................................26

4. Thiết kế schematic ........................................................................................................................26

iii
EE3121_L01 GVHD: Đỗ Huy Khang

PHẦN 1. THÍ NGHIỆM

Chương 1. Khảo sát đặc tính của MOS

A. Khảo sát đặc tuyến NMOS

1. Khảo sát đặc tuyến I/V

Sơ đồ mạch testbench để khảo sát đặc tuyến NMOS

Thông số của NMOS sử dụng thư viện TSMC 65nm:

Width 200nm
Length 60nm
Khảo sát đáp ứng DC
VDS 0 → 1.5V
VGS 1V
VBS 0V

1.1. Khảo sát đặc tuyến ID/VDS

Cố định giá trị Vgs bằng 1, quét (sweep) biến Vds từ 0 đến 1.5 để khảo sát đặc tuyến
sự thay đổi của ID theo VDS

1
EE3121_L01 GVHD: Đỗ Huy Khang

Nhận xét:

Khi tăng dần điện áp VDS, NMOS chuyển từ miền triode (dòng Id tăng gần như
tuyến tính) sang miền bão hòa ( dòng Id không cố định mà tăng nhẹ theo Vds, nguyên
nhân do hiện tượng channel length modulation)

1.2. Khảo sát đặc tuyến ID/VGS

Cố định giá trị Vds bằng 1.5, quét (sweep) biến Vgs từ 0 đến 1.5 để khảo sát
đặc tuyến sự thay đổi của ID theo VDS.

2
EE3121_L01 GVHD: Đỗ Huy Khang

Nhận xét:

Khi Vgs có giá trị thaaos, NMOS ở trạng thái cut-off. Lúc này dòng Id rất bé. Khi Vgs
tăng dần, NMOS chuyển sang trạng thái active và đi vào miền saturation do Vds lớn

Câu hỏi: Từ các đặc tuyến khảo sát ở trên, các bạn hảy đề nghị một cách đo giá trị
điện áp ngưỡng (VTH) của NMOS ?

Trả lời:

Thực hiện lấy căn đặc tuyến Id-Vgs. Khi đó quan hệ giữa Id và Vgs sẽ là quan

hệ tuyến tính, thông qua phương trình bên dưới

Ta có thể xác định Vth một cách tương đối bằng cách lấy tiệm cận của đường √ID giao
với trực Ox. Khi đó giá trị giao điểm chính là giá trị Vth cần tìm

3
EE3121_L01 GVHD: Đỗ Huy Khang

2. Đặc tuyến ID/VDS dưới sự thay đổi của VGS, chiều rộng và chiều dài kênh dẫn

2.1. Đặc tuyến ID/VDS dưới sự thay đổi của VGS

Nhận xét:

Với tất cả các giá trị của Vgs thì NMOS đều được bật. Khi Vgs có giá trị càng
cao thì dòng Id càng lớn

2.2. Đặc tuyến ID/VDS dưới sự thay đổi của chiều dài kênh dẫn

Quét biến Vds từ 0 đến 1.5, Length với các giá trị 90nm, 180nm, 270nm,
360nm

4
EE3121_L01 GVHD: Đỗ Huy Khang

Nhận xét:

Chiều dài kênh dẫn L càng lớn thì dòng Id đi qua NMOS càng thấp. Điều này
hoàn toàn hợp lý với phương trình dòng Id trong miền bão hòa.

Có thể thấy, với chiều dài kênh dẫn ngắn, độ dốc của đặc tuyến trong miền bão
hòa lớn. Ngược lại, khi chiều dài kênh dẫn tăng dần, độ dốc của đặc tuyến giảm dần.
Điều này là do đặc điểm của hiện tượng channel length modulation có ảnh hưởng lớn
đối với các NMOS có kênh dẫn ngắn.

2.3. Đặc tuyến ID/VDS dưới sự thay đổi của chiều rộng kênh dẫn

Quét biến Vds từ 0 đến 1.5, Length với các giá trị 200nm, 250nm, 300nm,
350nm

5
EE3121_L01 GVHD: Đỗ Huy Khang

Nhận xét:

Ta thấy W càng lớn thì ID càng lớn, và mối hệ giữa W và ID là tỷ lệ thuận. Điều
này hợp lý với phương trình dòng Id trong miền bão hòa.

B. Khảo sát đặc tuyến PMOS

1. Khảo sát đặc tuyến I/V

Sơ đồ mạch testbench để khảo sát đặc tuyến PMOS

6
EE3121_L01 GVHD: Đỗ Huy Khang

Thông số của PMOS sử dụng thư viện TSMC 65nm:

Width 200nm
Length 60nm
Khảo sát đáp ứng DC
VSD 0 → 1.5V
VSG 1V
VSB 0V

1.1. Khảo sát đặc tuyến ID/VDS

Cố định giá trị Vsg bằng 1, quét (sweep) biến Vsd từ 0 đến 1.5 để khảo sát đặc tuyến
sự thay đổi của ID theo VSD

Nhận xét:

Khi tăng dần điện áp VSD, PMOS chuyển từ miền triode (dòng Id tăng gần như
tuyến tính theo VSD) sang miền bão hòa ( dòng Id không cố định mà tăng nhẹ theo
Vsd, nguyên nhân do hiện tượng channel length modulation)

1.1. Khảo sát đặc tuyến ID/VSG

Cố định giá trị Vsd bằng 1.5, quét (sweep) biến Vsg từ 0 đến 1.5 để khảo sát
đặc tuyến sự thay đổi của ID theo VSG.

7
EE3121_L01 GVHD: Đỗ Huy Khang

Nhận xét: Khi Vsg có giá trị thấp, PMOS ở trạng thái cut-off. Lúc này dòng Id rất bé.
Khi Vsg tăng dần, PMOS chuyển sang trạng thái active và đi vào miền saturation do
Vsd lớn

2. Đặc tuyến ID/VSD dưới sự thay đổi của VSG, chiều rộng và chiều dài kênh dẫn

2.1. Đặc tuyến ID/VSD dưới sự thay đổi của VSG

8
EE3121_L01 GVHD: Đỗ Huy Khang

Nhận xét:

Với tất cả các giá trị của Vsg thì PMOS đều được bật. Khi Vgs có giá trị càng
cao thì dòng Id càng lớn

2.2. Đặc tuyến ID/VSD dưới sự thay đổi của chiều dài kênh dẫn

Quét biến Vsd từ 0 đến 1.5, Length với các giá trị 90nm, 180nm, 270nm,
360nm

Nhận xét:

Chiều dài kênh dẫn L càng lớn thì dòng Id đi qua PMOS càng thấp. Điều này
hoàn toàn hợp lý với phương trình dòng Id trong miền bão hòa.

Có thể thấy, với chiều dài kênh dẫn ngắn, độ dốc của đặc tuyến trong miền bão
hòa lớn. Ngược lại, khi chiều dài kênh dẫn tăng dần, độ dốc của đặc tuyến giảm dần.
Điều này là do đặc điểm của hiện tượng channel length modulation có ảnh hưởng lớn
đối với các PMOS có kênh dẫn ngắn.

9
EE3121_L01 GVHD: Đỗ Huy Khang

2.3. Đặc tuyến ID/VSD dưới sự thay đổi của chiều rộng kênh dẫn

Quét biến Vsd từ 0 đến 1.5, Length với các giá trị 200nm, 250nm, 300nm,
350nm

Nhận xét:

Ta thấy W càng lớn thì ID càng lớn, và mối hệ giữa W và ID là tỷ lệ thuận. Điều
này hợp lý với phương trình dòng Id trong miền bão hòa.

C. Khảo sát hiệu ứng bậc 2 của NMOS

1. Khảo sát hiện tượng body effect

Quét biến Vbs các giá trị 0.1, 0.55, 0.9. Cố định Vds=1, quét Vgs từ 0 đến 1

10
EE3121_L01 GVHD: Đỗ Huy Khang

=> Khi Vbs lớn lên, dòng I tăng dần. Điều này được giải thích là do việc tăng điện áp
Vbs sẽ làm giảm Vth từ đó tăng giá trị dòng qua MOSFET.

2. Khảo sát hiện tượng channel length modulation

Quét biến Vbs các giá trị 0.1, 0.55, 0.9. Cố định Vds=1, quét Vgs từ 0 đến 1

11
EE3121_L01 GVHD: Đỗ Huy Khang

Chương 2. Khảo sát mạch opamp common source

A. Tải thuần trở

1. Khảo sát đáp ứng DC

Quét biến Vin = 0 đến 1.2V, Vsup = 1.2V, R = [10k, 100k] Ohm

12
EE3121_L01 GVHD: Đỗ Huy Khang

Từ đồ thị, ta nhận thấy:

Với giá trị trở là 10K ohm thì điện áp phân cực ngõ vào là 500mV

Với giá trị trở là 100K ohm thì điện áp phân cực ngõ vào là 400mV

 Giá trị của Rin càng lớn thì độ dốc càng cao, chứng tỏ độ lợi của mạch càng
lớn. Tuy nhiên lúc này swing của điện áp ngõ vào và ngõ ra cũng bị hạn
chế.

2. Khảo sát Transient

Từ điểm DC đã chọn, set up mô phỏng AC, thay thế nguồn vin bằng sóng sine
với điện áp DC (offset) bằng điện áp DC đã chọn ở trên, tần số là 1k và amplitude là
10mV. Từ các kết quả (như waveform) bên dưới, hãy tính giá trị của độ khuếch đại

Vsup = 1.2V RL = [10k, 100k] Ohm

13
EE3121_L01 GVHD: Đỗ Huy Khang

*RL = 10k

*RL = 100k

Nhận xét:

Mạch đã thể hiện được khả năng khuếch đại tín hiệu. Khi sử dụng tải là điện trở có
giá trị là 100 kOhm, độ lợi của mạch lớn. Pha của tín hiệu ngõ vào và ngõ ra lệch pha
nhau 180 độ.

14
EE3121_L01 GVHD: Đỗ Huy Khang

B. Tải diode connected

1. Khảo sát đáp ứng DC

Quét biến Vin = 0 đến 1.2V, Vsup = 1.2V

 Có thể thấy, quan hệ Vin và Vout tương đối tuyến tính, phù hợp với lý
thuyết về mạch khuếch đại CS sử dụng tải là phần tử diode

15
EE3121_L01 GVHD: Đỗ Huy Khang

▪ Câu hỏi đặt ra là tại sao tại Vin = 0 V thì có hiện tượng sụt áp ở ngõ ra (ngõ ra chỉ
đạt 1.1V)? Điều này là do khi Vin xấp xỉ 0 thì M1 phải tắt nhưng do hiện tượng sub
threshold conduction mà vẫn tồn tại 1 dòng đi qua NMOS nằm dưới. Do dòng này rất
nhỏ nên Vgs2 xấp xỉ gần bằng Vth,p. Kết quả là Vout = Vdd + Vthp làm cho điện áp
ngõ ra tại thời điểm ban đầu sẽ bị sụt áp xấp xỉ bằng một lượng là Vth2

2. Khảo sát Transient

 Có thể thấy rằng, mạch có các đặc điểm tương tự như mạch sử dụng tải trở
nhưng độ lợi của mạch tương đối thấp. Để tăng độ lợi của mạch, ta cần tăng
kích thước của PMOS.

16
EE3121_L01 GVHD: Đỗ Huy Khang

C. Tải Active (Vbias = Vdd/2)

1. Khảo sát đáp ứng DC

Quét biến Vin = 0 đến 1.2V, Vsup = 1.2V

17
EE3121_L01 GVHD: Đỗ Huy Khang

2. Khảo sát Transient

 Dựa vào mô phỏng transient, ta cũng có các nhận xét tương tự:
Tín hiệu ngõ ra đã được khuếch đại so với tín hiệu vào.
Pha của tín hiệu ngõ ra lệch pha so với tín hiệu ngõ vào 180 độ

Chương 3. Khảo sát inverter bằng ADEXL

A. Khảo sát DC

Set up test bench sau để khảo sát DC của một inverter

18
EE3121_L01 GVHD: Đỗ Huy Khang

Nhận xét:

Để NMOS và PMOS cân bằng với nhau thì kích thước của PMOS phải lớn
hơn. Độ linh động của lỗ trống (PMOS) thấp hơn điện tử trong NMOS nên kích thước
của PMOS phải lớn hơn để bù lại. Để đo điểm trip-poin mà không cần vẽ đồ thị ta có
thể sử dụng hàm cross.

B. Khảo sát DC ở các corner

Tiến hành setup các corner khác nhau với giá trị nhiệt độ và điện áp nguồn như sau:

Ta được kết quả:

19
EE3121_L01 GVHD: Đỗ Huy Khang

 Với mỗi giá trị corner khác nhau thì điểm trip-point thay đổi khác nhau

C. Khảo sát transient

Sơ đồ mạch testbench:

20
EE3121_L01 GVHD: Đỗ Huy Khang

 Kết quả thu được cho thấy khi ngõ vào ở mức cao thì ngõ ra sẽ ở mức thấp,
và ngược lại. Xét ở chu kỳ xung clock đầu tiên của các mô phỏng, ta có:

Như vậy, thiết kế hoạt động đúng vai trò như một cổng Inverter

Chương 4. Khảo sát mạch current mirror

A. Khảo sát mạch current mirror

Set up test bench khảo sát current mirror như sau:

21
EE3121_L01 GVHD: Đỗ Huy Khang

Với dòng điện input là 50uA, giá trị mutiplier bằng 1 đo dòng qua nhánh mirror:

22
EE3121_L01 GVHD: Đỗ Huy Khang

Thay đổi tỉ lệ mirror của current

Width của M1 = 200n, 250n , 300n , 350n

Nhận xét:

Khi tăng kích thước của M2 thì giá trị dòng copy tăng, tuy nhiên giá trị này không ổn
định mà biến đổi theo Vds. Hiện tượng chiều dài kênh dẫn làm ảnh hưởng đến dòng
điện qua MOSFET và điện áp rơi.

B. Khảo sát mạch current mirror Cascode

Set up test bench khảo sát current mirror như sau:

23
EE3121_L01 GVHD: Đỗ Huy Khang

Kết quả mô phỏng

 Từ đồ thị mạch current mirror mắc Cascode làm tăng điện trở ngõ ra của
gương dòng điện giúp dòng Id ít bị ảnh hưởng của Vds. So sánh với gương
dòng điện 1 tầng thì có thể thấy sự ổn định hơn rõ rệt.

24
EE3121_L01 GVHD: Đỗ Huy Khang

PHẦN 2. BÀI TẬP LỚN

THIẾT KẾ LDO

1. Tổng quan về mạch LDO

Mạch LDO là mạch có chức năng tạo một điện áp ổn định từ một nguồn điện áp cao
hơn. Đây là mạch có vai trò quan trọng trong việc cung cấp nguồn cho linh kiện hoạt
động. Đặc điểm nổi bật nhất của mạch chính là khả năng duy trì điện áp ngõ ra cố
định dù điện áp ngõ vào có thay đổi. Mạch thường được ứng dụng trong các thiết bị di
động với nguồn năng lượng cung cấp thường là pin có công suất giảm dần xuyên suốt
thời gian hoạt động.

Có thể chia các mạch regulator thành 2 loại: standard linear regulator hoặc low
dropout linear regulators (LDOs). Mặc dù cả 2 mạch có chức năng giống nhau nhưng
được phân biệt thông qua các đặc điểm:

Điện áp rơi của mạch. Đây là điện áp chênh lệch tối thiểu của ngõ ra và ngõ
vào để mạch vẫn có thể tạo được điện áp ngõ ra nhất định. Một mạch ổn áp có điện áp
ngõ ra là 3.3V với điện áp rơi là 1V có nghĩa điện áp ngõ vào tối thiểu phải bằng 4.3
V. Standard linear regulator thường có điện áp rơi vào khoảng 2V trong khi đó LDO

cho phép điện áp rơi rất thấp (ít hơn 100mV). Điện áp rơi là một hàm phụ thuộc vào

điện trở ON của linh kiện dẫn.

Linh kiện dẫn (pass element) trong các mạch standard linear regulator thường
là các BJT được mắc theo cấu trúc Darlington NPN hoặc PNP. Trong khi đó đối với
mạch LDO, linh kiện dẫn là MOSFET. Đây là điểm khác biệt cốt lõi khiến cho điện
áp rơi của LDO thấp hơn nhiều so với mạch standard linear regulator.

25
EE3121_L01 GVHD: Đỗ Huy Khang

2. Nguyên lý hoạt động mạch LDO

Cấu trúc của mạch LDO:

LDO bao gồn một pass transitor, một khối EA (error amplifier), một mạng feedback
(R1 và R2). Tụ điện CL off-chip để đạt được sự ổn định và phản hồi tốt. Tuy nhiên, tụ
điện ngoài chip này làm tăng chi phí và hạn chế chức năng của LDO. Có thể thay
bằng tụ kí sinh để giảm chi phí. Các thông số đánh giá được kể ra ở trên, ngoài ra còn
có stability cho vòng loop, PSRR, undershoot, overshoot,... Các thông số trên cần
tương nhượng với nhau để thảo mãn được tất cả các yêu cầu kỹ thuật đặt ra.

3. Yêu cầu thiết kế LDO

▪ Điện áp vào 1.2 V

▪ Điện áp ra 0.8 V

▪ Điện áp tham chiếu 0.6 V

Mạch phải đáp ứng các đặc tính cơ bản của một mạch LDO. Điện áp ngõ ra vẫn

được giữ nguyên khi điện áp vào và dòng tải ngõ ra biến thiên. Điều này được thể hiện
thông qua các phép mô phỏng transient, mô phỏng PSRR.

4. Thiết kế schematic

Thiết kế Error Opamp

Schematic của Opamp 2 tầng được sử dụng:

26
EE3121_L01 GVHD: Đỗ Huy Khang

- Tầng đầu tiên là mạch khuếch đại vi sai được tạo thành từ cặp MOS vi sai M1 và M2
với tải gương dòng điện M3 và M4.

- Tầng thứ 2 là mạch khuếch đại S chung sử dụng PMOS M6.

- Mạch bù pha sử dụng tụ Cc và trở bù Rc.

- Mạch gương dòng điện (từ M5, M7, M8) để cung cấp dòng phân cực.

Khối đầu tiên là khối khuếch đại vi sai có hai ngõ vào đảo (inverting) và không đảo
(non-inverting); ngõ ra cung cấp điện áp vi sai hoặc dòng vi sai có giá trị phụ thuộc

27
EE3121_L01 GVHD: Đỗ Huy Khang

vào độ lệch của điện áp ngõ vào. Khối thứ hai là khối chuyển đổi tín hiệu vi sai sang
đơn cực. Một số cấu trúc không cần chức năng chuyển đổi này nên đôi khi được lược
bỏ. Trong nhiều trường hợp, khi khối khuếch đại vi sai có độ lợi chưa đủ lớn nên
Opamp được ghép thêm tầng khuếch đại thứ hai có ngõ vào là ngõ ra của tầng khuếch
đại thứ nhất. Khối phân cực (Bias Circuitry) có chức năng phân cực cho các transistor
trong mạch hoạt động ở vùng mong muốn thiết kế (tuyến tính hay bão hòa). Khối còn
lại là khối bù (Conpensation Circuitry) có chức năng làm giảm độ lợi của Opamp ở
vùng tần số cao để duy trì tính ổn định của hệ thống. Một số mạch có tải là tụ thì
không cần khối đệm ngõ ra (Output Buffer).

28