‫ﻧﺸﺮﻳﻪ ﻣﻬﻨﺪﺳﻲ ﺑﺮق و ﻣﻬﻨﺪﺳﻲ ﻛﺎﻣﭙﻴﻮﺗﺮ اﻳﺮان‪ ،‬ب‪ -‬ﻣﻬﻨﺪﺳﻲ ﻛﺎﻣﭙﻴﻮﺗﺮ‪ ،‬ﺳﺎل ‪ ،19‬ﺷﻤﺎره ‪ ،1‬ﺑﻬﺎر ‪1400‬‬ ‫‪18‬‬

‫ﻣﻘﺎﻟﻪ ﭘﮋوﻫﺸﻲ‬

‫اﻟﮕﻮرﻳﺘﻢ ﺟﺪﻳﺪ ﺿﺮب دﻳﺠﻴﺘﺎل ﺑﺎ ﺳﺮﻋﺖ ﺑﺎﻻ‬

‫ﺑﺪون ﺧﻂ ﻟﻮﻟﻪ ﺑﺎ ﻗﺎﺑﻠﻴﺖ ﺑﺴﻂ آﺳﺎن‬
‫اﺑﺮاﻫﻴﻢ ﺣﺴﻴﻨﻲ و ﻣﺮﺗﻀﻲ ﻣﻮﺳﻲزاده‬

‫‪‬‬

‫ﻛﻨﺪ ﺿﺮب در ﻣﻘﺎﻳﺴﻪ ﺑﺎ ﺳﺎﻳﺮ ﻋﻤﻠﻴﺎتﻫﺎي رﻳﺎﺿﻲ ﻳﺎ در ﻣﺠﻤﻮﻋﻪ‬
‫دﺳﺘﻮراﻟﻌﻤﻞﻫﺎي آﻧﻬﺎ دﺳﺘﻮر ﺿﺮب وﺟﻮد ﻧﺪارد و ﻋﻤﻠﻴﺎت ﺿﺮب ﺑﺎﻳﺪ ﺑﻪ‬
‫ﺻﻮرت ﻧﺮماﻓﺰاري و ﺑﺴﻴﺎر ﻛﻨﺪ ﺑﺎ اﺳﺘﻔﺎده از ﺟﻤﻊﻫﺎي ﻣﺘﻮاﻟﻲ اﻧﺠﺎم ﺷﻮد و‬
‫ﻳﺎ در ﺻﻮرت وﺟﻮدداﺷﺘﻦ دﺳﺘﻮر ﺿﺮب در ﻣﺠﻤﻮﻋﻪ دﺳﺘﻮراﻟﻌﻤﻞﻫﺎ‪ ،‬ﻣﺴﻴﺮ‬
‫ﻣﺠﺰاي ﺳﺨﺖاﻓﺰاري ﻓﻘﻂ ﺑﺮاي ﺿﺮب در ﻗﺴﻤﺖ ﻣﺤﺎﺳﺒﺎﺗﻲ و ﻣﻨﻄﻘﻲ‬
‫ﭘﺮدازﻧﺪه ‪ (ALU)2‬ﭘﻴﺶﺑﻴﻨﻲ ﻣﻲﺷﻮد ﻛﻪ ﺑﺎﻋﺚ اﻓﺰاﻳﺶ ﻣﺴﺎﺣﺖ ﺳﻴﻠﻴﻜﻮن‬
‫ﭘﺮدازﻧﺪه و در ﻧﺘﻴﺠﻪ ﺑﺎﻻرﻓﺘﻦ ﻗﻴﻤﺖ ﭘﺮدازﻧﺪه ﺧﻮاﻫﺪ ﺷﺪ‪ .‬ﺿﺮبﻛﻨﻨﺪه ﺳﺮﻳﻊ‬
‫ﭼﻜﻴﺪه‪ :‬در اﻳﻦ ﻣﻘﺎﻟﻪ ﻳﻚ اﻟﮕﻮرﻳﺘﻢ ﺟﺪﻳﺪ ﺑﺮاي ﺿﺮبﻛﻨﻨﺪه دﻳﺠﻴﺘﺎل ﺑﺪون‬
‫ﻋﻼﻣﺖ ﺑﺎ ﻣﺸﺨﺼﺎت ﺳﺮﻋﺖ ﺑﺎﻻ و ﺗﻮان ﻣﺼﺮﻓﻲ ﻛﻢ ﺑﺪون ﺧﻂ ﻟﻮﻟﻪ ﻛﻪ ﺑﻪ آﺳﺎﻧﻲ‬
‫ﺑﺮاي ﺗﻌﺪاد ﺑﻴﺖﻫﺎي ﺑﻴﺸﺘﺮ ﻧﻴﺰ ﺑﺴﻂ ﻣﻲﻳﺎﺑﺪ ﭘﻴﺸﻨﻬﺎد ﺷﺪه اﺳﺖ‪ .‬ﺑﻠﻮكﻫﺎي اﻳﻦ‬
‫ﺿﺮبﻛﻨﻨﺪه ﺑﻪ ﺻﻮرت ﻣﻮازي ﻛﺎر ﻣﻲﻛﻨﻨﺪ و اﻳﻦ ﻋﻤﻠﻜﺮد ﻣﻮﺟﺐ اﻓﺰاﻳﺶ ﭼﺸﻢﮔﻴﺮ‬
‫ﺳﺮﻋﺖ ﺿﺮبﻛﻨﻨﺪه ﺧﻮاﻫﺪ ﺷﺪ‪ .‬در اﻳﻦ اﻟﮕﻮرﻳﺘﻢ‪ ،‬ﺑﻴﺖﻫﺎي ورودي ﺑﻪ دﺳﺘﻪﻫﺎي‬
‫ﻛﻮﭼﻚﺗﺮي ﺗﻘﺴﻴﻢﺑﻨﺪي ﻣﻲﺷﻮﻧﺪ ﻛﻪ ﺿﺮب اﻳﻦ دﺳﺘﻪﻫﺎ ﺑﻪ ﺻﻮرت ﻣﻮازي و‬
‫ﻫﻢزﻣﺎن اﻧﺠﺎم ﺧﻮاﻫﻨﺪ ﮔﺮﻓﺖ‪ .‬اﻳﻦ ﺗﻘﺴﻴﻢﺑﻨﺪي ﺗﺎ رﺳﻴﺪن ﺑﻪ ﻛﻤﺘﺮﻳﻦ ﺗﻌﺪاد ﺑﻴﺖ‬

‫ﻳﻜﻲ از اﻟﺰاﻣﺎت ﻃﺮاﺣﻲ ﭘﺮدازﻧﺪهﻫﺎي ﺳﺮﻳﻊ ﻣﻲﺑﺎﺷﺪ ﻛﻪ در ﺻﻮرت ﺗﺤﻘﻖ‪،‬‬ ‫ورودي ﻳﻌﻨﻲ ‪ 2×2‬اداﻣﻪ ﻣﻲﻳﺎﺑﺪ‪ .‬در ﻣﺤﺎﺳﺒﻪ ﺣﺎﺻﻞﺿﺮب ﻫﺮ ﻳﻚ از دﺳﺘﻪﻫﺎ‪ ،‬از‬

‫ﭘﺮدازﻧﺪهﻫﺎي ﺑﺴﻴﺎر ﺑﺎﻛﻴﻔﻴﺖﺗﺮ ﻣﻲﺗﻮاﻧﺪ ﻃﺮاﺣﻲ ﺷﻮد‪ .‬اﻟﮕﻮرﻳﺘﻢﻫﺎ و‬ ‫اﻟﮕﻮرﻳﺘﻢ ﭘﻴﺸﻨﻬﺎدي اﺳﺘﻔﺎده ﮔﺮدﻳﺪه ﻛﻪ ﻣﻨﺠﺮ ﺑﻪ ﺗﺴﺮﻳﻊ ﺣﺎﺻﻞﺿﺮب ﻫﺮ دﺳﺘﻪ‬
‫ﺷﺪه اﺳﺖ و ﻧﺘﻴﺠﻪ ﻧﻬﺎﻳﻲ از ﺣﺎﺻﻞﺟﻤﻊ اﻳﻦ دﺳﺘﻪﻫﺎي ﻛﻮﭼﻚﺗﺮ ﺑﻪ دﺳﺖ‬
‫ﺗﻜﻨﻴﻚﻫﺎي ﻣﺨﺘﻠﻔﻲ ﺑﺮاي ﻋﻤﻞ ﺿﺮب در ﻃﻮل زﻣﺎن ﭘﻴﺸﻨﻬﺎد ﺷﺪه ﻛﻪ در‬
‫ﺧﻮاﻫﺪ آﻣﺪ‪ .‬ﺑﺮاي ﺟﻤﻊﻛﺮدن دﺳﺘﻪﻫﺎي ﻛﻮﭼﻚﺗﺮ از ﺟﻤﻊﻛﻨﻨﺪهﻫﺎي درﺧﺘﻲ‬
‫ﻫﺮ ﻳﻚ از اﻳﻦ اﻟﮕﻮرﻳﺘﻢﻫﺎ ﻳﻚ و ﻳﺎ ﺗﺮﻛﻴﺒﻲ از ﭘﺎراﻣﺘﺮﻫﺎي ﺗﺄﺧﻴﺮ‪ ،‬ﺗﻮان‬
‫اﺻﻼحﺷﺪه ﻛﻪ ﺑﺘﻮاﻧﺪ ﻣﻨﺠﺮ ﺑﻪ اﻓﺰاﻳﺶ ﺳﺮﻋﺖ ﺿﺮب ﺷﻮد اﺳﺘﻔﺎده ﮔﺮدﻳﺪه اﺳﺖ‪.‬‬
‫ﻣﺼﺮﻓﻲ‪ ،‬ﻣﺴﺎﺣﺖ و ﭘﻴﭽﻴﺪﮔﻲ ﺑﻪ ﻋﻨﻮان ﻣﻌﻴﺎر ﻃﺮاﺣﻲ در ﻧﻈﺮ ﮔﺮﻓﺘﻪ‬
‫ﺿﺮبﻛﻨﻨﺪهﻫﺎﻳﻲ ﺑﺎ ﻃﻮل ﺑﻴﺖﻫﺎي ورودي ‪ 32 ،16 ،8 ،4 ،2‬و ‪ 64‬ﺑﺎ اﺳﺘﻔﺎده از‬
‫ﻣﻲﺷﻮﻧﺪ‪ .‬در ﺳﺎدهﺗﺮﻳﻦ ﺣﺎﻟﺖ اﻟﮕﻮرﻳﺘﻢ ﺿﺮب‪ ،‬ﺑﺮاي ﺿﺮب دو ﻋﺪد ‪ M‬و‬
‫اﻟﮕﻮرﻳﺘﻢ ﭘﻴﺸﻨﻬﺎدي در ﻓﻨﺎوري ‪ 180‬ﻧﺎﻧﻮﻣﺘﺮ و ‪ 90‬ﻧﺎﻧﻮﻣﺘﺮ ﭘﻴﺎدهﺳﺎزي ﺷﺪهاﻧﺪ ﻛﻪ‬
‫‪ N‬ﺑﻴﺘﻲ ﺑﺪون ﻋﻼﻣﺖ‪ ،‬اﺑﺘﺪا رﻗﻢ ﻛﻢارزش ﻋﺪد دوم ‪ N‬ﺑﻴﺘﻲ اﻧﺘﺨﺎب ﺷﺪه‬
‫ﺑﺮاي ﻃﻮل ﺑﻴﺖ ورودي ‪ 32‬ﺑﻴﺖ در ﻓﻨﺎوري ‪ 180‬ﻧﺎﻧﻮﻣﺘﺮ‪ ،‬ﺗﺄﺧﻴﺮ ‪ 3/05‬ﻧﺎﻧﻮﺛﺎﻧﻴﻪ و‬
‫و در ﺗﻚﺗﻚ ارﻗﺎم ﻋﺪد ‪ M‬ﺑﻴﺘﻲ ﺿﺮب ﻣﻲﺷﻮد و اوﻟﻴﻦ ﺣﺎﺻﻞﺿﺮب‬
‫ﻣﺼﺮف ﺗﻮان ‪ 40‬ﻣﻴﻠﻲوات و در ﻓﻨﺎوري ‪ 90‬ﻧﺎﻧﻮﻣﺘﺮ‪ ،‬ﺗﺄﺧﻴﺮ ‪ 1/53‬ﻧﺎﻧﻮﺛﺎﻧﻴﻪ و ﻣﺼﺮف‬
‫ﺟﺰﺋﻲ ﺗﻮﻟﻴﺪ ﻣﻲﮔﺮدد‪ .‬اﻳﻦ ﺣﺎﺻﻞﺿﺮب ﺟﺰﺋﻲ ﻳﺎ ﺻﻔﺮ اﺳﺖ در ﺻﻮرﺗﻲ ﻛﻪ‬ ‫ﺗﻮان ‪ 9/7‬ﻣﻴﻠﻲوات ﻣﻲﺑﺎﺷﺪ‪ .‬ﻫﻤﭽﻨﻴﻦ ﺑﺎ اﺳﺘﻔﺎده از روش ﭘﻴﺸﻨﻬﺎدي ﺗﺨﻤﻴﻦ زده‬
‫رﻗﻢ ﻛﻢارزش ‪ (LSB)3‬ﻋﺪد دوم‪ ،‬ﺻﻔﺮ ﺑﺎﺷﺪ و ﻳﺎ ﺑﺮاﺑﺮ ﺑﺎ ﻋﺪد ‪ M‬ﺑﻴﺘﻲ‬ ‫ﻣﻲﺷﻮد ﻛﻪ ﺗﺄﺧﻴﺮ ﺿﺮبﻛﻨﻨﺪه ‪ 128×128‬در ﻓﻨﺎوري ‪ 180‬و ‪ 90‬ﻧﺎﻧﻮﻣﺘﺮ ﺑﻪ ﺗﺮﺗﻴﺐ‬
‫ﻣﻲﺑﺎﺷﺪ در ﺻﻮرﺗﻲ ﻛﻪ رﻗﻢ ﻛﻢارزش ﻋﺪد دوم ﻳﻚ ﺑﺎﺷﺪ‪ .‬ﻋﻤﻞ ﺿﺮب‬ ‫ﺑﺮاﺑﺮ ﺑﺎ ‪ 5/4‬ﻧﺎﻧﻮﺛﺎﻧﻴﻪ و ‪ 2/5‬ﻧﺎﻧﻮﺛﺎﻧﻴﻪ ﺷﻮد‪ .‬ﺑﺎ ﺗﻮﺟﻪ ﺑﻪ ﻧﺘﺎﻳﺞ و در ﻣﻘﺎﻳﺴﻪ ﺑﺎ‬
‫ﺗﻚﺑﻴﺘﻲ ﺑﺎﻳﻨﺮي ﺗﻮﺳﻂ ﮔﻴﺖ ‪ AND‬اﻧﺠﺎم ﻣﻲﮔﻴﺮد و ﺑﻨﺎﺑﺮاﻳﻦ ﺑﺮاي ﺗﻮﻟﻴﺪ‬ ‫ﺳﺎﻳﺮ ﻛﺎرﻫﺎي ﮔﺰارشﺷﺪه در ﻣﻘﺎﻻت و در ﭘﺮوﺳﺲ ﻳﻜﺴﺎن‪ ،‬ﺑﺪون اﻓﺰاﻳﺶ ﺗﻮان‬
‫ﻫﺮ ﻳﻚ از ﺣﺎﺻﻞﺿﺮبﻫﺎي ﺟﺰﺋﻲ ﺑﻪ ﺗﻌﺪاد ‪ M‬ﮔﻴﺖ ‪ AND‬دو ورودي‬ ‫ﻣﺼﺮﻓﻲ و ﺑﺎ ﻣﺴﺎﺣﺖ ﺳﻴﻠﻴﻜﻮن ‪ 1/5‬ﺑﺮاﺑﺮ‪ ،‬ﺳﺮﻋﺖ ﺿﺮبﻛﻨﻨﺪه ﭘﻴﺸﻨﻬﺎدي ﺑﻴﺶ از‬
‫ﻧﻴﺎز اﺳﺖ‪ .‬روﻧﺪ ﺗﻮﻟﻴﺪ ﺣﺎﺻﻞﺿﺮبﻫﺎي ﺟﺰﺋﻲ ﺑﻪ ﺗﺮﺗﻴﺐ و ﺑﺎ در ﻧﻈﺮ ﮔﺮﻓﺘﻦ‬ ‫‪ 2‬ﺑﺮاﺑﺮ اﻓﺰاﻳﺶ ﻳﺎﻓﺘﻪ اﺳﺖ‪.‬‬
‫ارزش ﻣﻜﺎﻧﻲ ﺑﻴﺖﻫﺎي ﻋﺪد دوم ﺗﺎ ﺑﻴﺖ ﭘﺮارزش ‪ (MSB)4‬اداﻣﻪ ﭘﻴﺪا‬
‫ﻣﻲﻛﻨﺪ‪ .‬ﺑﻪ اﻳﻦ ﺗﺮﺗﻴﺐ ‪ N‬ﺣﺎﺻﻞﺿﺮب ﺟﺰﺋﻲ ‪ M‬ﺑﻴﺘﻲ ﺗﻮﻟﻴﺪ ﻣﻲﮔﺮدد‪.‬‬ ‫ﻛﻠﻴﺪواژه‪ :‬ﺿﺮبﻛﻨﻨﺪه ﭘﺮﺳﺮﻋﺖ‪ ،‬ﺟﻤﻊﻛﻨﻨﺪه ﺑﺪون ﺧﻂ ﻟﻮﻟﻪ‪ ،‬ﺟﻤﻊﻛﻨﻨﺪه درﺧﺘﻲ‬
‫ﺳﺮاﻧﺠﺎم ﺑﺎ ﺟﻤﻊ ﺣﺎﺻﻞﺿﺮبﻫﺎي ﺟﺰﺋﻲ و ﺑﺎ رﻋﺎﻳﺖ ارزش ﻣﻜﺎﻧﻲ ﺑﻴﺖﻫﺎ‬ ‫‪ Kogge-Stone‬اﺻﻼحﺷﺪه‪ ،‬ﺟﻤﻊﻛﻨﻨﺪه ﭘﻴﺶﺑﻴﻨﻲ ﺑﻴﺖ ﻧﻘﻠﻲ‪.‬‬
‫ﺣﺎﺻﻞﺿﺮب ﻧﻬﺎﻳﻲ ﺗﻮﻟﻴﺪ ﻣﻲﺷﻮد‪ .‬ﺑﻨﺎﺑﺮاﻳﻦ در ﺣﺎﻟﺖ ﻛﻠﻲ ﻣﻲﺗﻮان ﻋﻤﻠﻴﺎت‬
‫ﺿﺮب را ﺑﻪ دو ﺑﺨﺶ‪ (1 :‬ﺗﻮﻟﻴﺪ ﺣﺎﺻﻞﺿﺮبﻫﺎي ﺟﺰﺋﻲ و ‪ (2‬ﺟﻤﻊﻛﺮدن‬ ‫‪ -1‬ﻣﻘﺪﻣﻪ‬
‫ﺣﺎﺻﻞﺿﺮبﻫﺎي ﺟﺰﺋﻲ ﺗﻮﻟﻴﺪﺷﺪه ﺗﻘﺴﻴﻢﺑﻨﺪي ﻛﺮد‪ .‬ﺗﻮﻟﻴﺪ ﺣﺎﺻﻞﺿﺮبﻫﺎي‬ ‫ﺿﺮبﻛﻨﻨﺪهﻫﺎ از ﺑﻠﻮكﻫﺎي اﺳﺎﺳﻲ و ﺿﺮوري ﺑﺮاي رﻳﺰﭘﺰدازﻧﺪهﻫﺎ‪،‬‬
‫ﺟﺰﺋﻲ ﺑﻪ ﺳﺎدﮔﻲ و ﺑﺎ ﺗﻌﺪادي ﮔﻴﺖ ‪ AND‬اﻣﻜﺎنﭘﺬﻳﺮ ﻣﻲﺑﺎﺷﺪ‪ .‬ﻛﻨﺪﺑﻮدن‬ ‫ﭘﺮدازﻧﺪه ﺳﻴﮕﻨﺎلﻫﺎي دﻳﺠﻴﺘﺎل‪ ،‬ﭘﺮدازﻧﺪه ﮔﺮاﻓﻴﻜﻲ ‪ ،GPU1‬ﻓﻴﻠﺘﺮﻫﺎي‬
‫ﻋﻤﻠﻴﺎت ﺿﺮب ﺑﻪ دﻟﻴﻞ ﺑﺨﺶ دوم ﻳﻌﻨﻲ ﺟﻤﻊﻛﺮدن ﺣﺎﺻﻞﺿﺮبﻫﺎي‬ ‫دﻳﺠﻴﺘﺎل و ﺑﺴﻴﺎري دﻳﮕﺮ از ﺳﻴﺴﺘﻢﻫﺎي اﻟﻜﺘﺮوﻧﻴﻜﻲ ﻫﺴﺘﻨﺪ ﻛﻪ در ﺑﺴﻴﺎري‬
‫ﺟﺰﺋﻲ ﻣﺮﺑﻮط ﻣﻲﺷﻮد‪ .‬ﺑﻪ ﻋﺒﺎرت دﻳﮕﺮ ﻣﺴﺄﻟﻪ ﺿﺮب در اﻳﻦ ﻣﺮﺣﻠﻪ ﺑﻪ ﻣﺴﺄﻟﻪ‬ ‫از ﻣﻮارد ﻣﻨﺠﺮ ﺑﻪ ﻣﺤﺪودﻳﺖﻫﺎي اﺳﺎﺳﻲ در ﻋﻤﻠﻜﺮد اﻳﻦ ﺑﻠﻮكﻫﺎ ﻣﻲﺷﻮﻧﺪ‪.‬‬
‫ﺟﻤﻊﻛﺮدن ‪ N‬ﻋﺪد ‪ M‬ﺑﻴﺘﻲ ﺗﺒﺪﻳﻞ ﺷﺪه اﺳﺖ‪ .‬ﺳﺎدهﺗﺮﻳﻦ ﺟﻮاب اﻳﻦ‬ ‫ﺑﺮاي ﻧﻤﻮﻧﻪ ﻣﻲﺗﻮان ﺑﻪ ﺳﺎﺧﺘﺎر رﻳﺰﭘﺰدازﻧﺪهﻫﺎ اﺷﺎره ﻛﺮد ﻛﻪ ﺑﻪ دﻟﻴﻞ ﻣﺎﻫﻴﺖ‬
‫ﻣﺴﺄﻟﻪ اﺳﺘﻔﺎده از ﻳﻚ ﺟﻤﻊﻛﻨﻨﺪه ‪ M‬ﺑﻴﺘﻲ ﺑﺮاي ﺟﻤﻊﻛﺮدن ‪ N‬ﻋﺪد در‬
‫‪ N‬ﭘﺎﻟﺲ ﺳﺎﻋﺖ ﻣﺘﻮاﻟﻲ ﻣﻲﺑﺎﺷﺪ ﻛﻪ ﺗﺤﺖ ﻋﻨﻮان ﺿﺮبﻛﻨﻨﺪه ﺳﺮﻳﺎل‬ ‫اﻳﻦ ﻣﻘﺎﻟﻪ در ﺗﺎرﻳﺦ ‪ 23‬ﻓﺮوردﻳﻦ ﻣﺎه ‪ 1399‬درﻳﺎﻓﺖ و در ﺗﺎرﻳﺦ ‪ 21‬ﺑﻬﻤﻦ ﻣﺎه ‪1399‬‬
‫ﺷﻨﺎﺧﺘﻪ ﻣﻲﺷﻮد و ﻋﻤﻠﻴﺎت ﺿﺮب ﺑﺎ اﻳﻦ ﺿﺮبﻛﻨﻨﺪه ﺑﺴﻴﺎر ﻛﻨﺪ ﺧﻮاﻫﺪ ﺑﻮد‪.‬‬ ‫ﺑﺎزﻧﮕﺮي ﺷﺪ‪.‬‬
‫اﺑﺮاﻫﻴﻢ ﺣﺴﻴﻨﻲ‪ ،‬ﮔﺮوه اﻟﻜﺘﺮوﻧﻴﻚ‪ ،‬داﻧﺸﻜﺪه ﻣﻬﻨﺪﺳﻲ ﺑﺮق و ﻛﺎﻣﭙﻴﻮﺗﺮ‪ ،‬داﻧﺸﮕﺎه اروﻣﻴﻪ‪،‬‬
‫اروﻣﻴﻪ‪ ،‬اﻳﺮان‪.(email: st_e.hosseini@urmia.ac.ir) ،‬‬
‫‪2. Arithmetic and Logic Unit‬‬ ‫ﻣﺮﺗﻀﻲ ﻣﻮﺳﻲزاده )ﻧﻮﻳﺴﻨﺪه ﻣﺴﺌﻮل(‪ ،‬ﮔﺮوه اﻟﻜﺘﺮوﻧﻴﻚ‪ ،‬داﻧﺸﻜﺪه ﻣﻬﻨﺪﺳﻲ ﺑﺮق و‬
‫‪3. Least Significant Bit‬‬ ‫ﻛﺎﻣﭙﻴﻮﺗﺮ‪ ،‬داﻧﺸﮕﺎه اروﻣﻴﻪ‪ ،‬اروﻣﻴﻪ‪ ،‬اﻳﺮان‪.(email: m.mousazadeh@urmia.ac.ir) ،‬‬
‫‪4. Most Significant Bit‬‬ ‫‪1. Graphical Processing Unit‬‬
‫‪19‬‬ ‫ﺣﺴﻴﻨﻲ و ﻣﻮﺳﻲزاده‪ :‬اﻟﮕﻮرﻳﺘﻢ ﺟﺪﻳﺪ ﺿﺮب دﻳﺠﻴﺘﺎل ﺑﺎ ﺳﺮﻋﺖ ﺑﺎﻻ ﺑﺪون ﺧﻂ ﻟﻮﻟﻪ ﺑﺎ ﻗﺎﺑﻠﻴﺖ ﺑﺴﻂ آﺳﺎن‬

‫‪a3‬‬ ‫‪a2‬‬ ‫‪a1‬‬ ‫‪a0‬‬

‫‪a1‬‬ ‫‪a0‬‬
‫‪AND‬‬
‫‪x‬‬
‫‪b3‬‬ ‫‪b2‬‬ ‫‪b1‬‬ ‫‪b0‬‬ ‫‪AND‬‬ ‫‪b1‬‬ ‫‪b0‬‬ ‫‪AND‬‬
‫‪x‬‬
‫‪x‬‬
‫‪a1b1‬‬ ‫‪gnd‬‬ ‫‪a0b0‬‬

‫‪a0b1‬‬
‫‪ADDER‬‬

‫‪+‬‬ ‫‪a1b0‬‬

‫ﺷﻜﻞ ‪ :2‬اﻟﮕﻮرﻳﺘﻢ ﺿﺮب ﭼﻬﺎرﺑﻴﺘﻲ‪.‬‬ ‫ﺷﻜﻞ ‪ :1‬اﻟﮕﻮرﻳﺘﻢ ﺿﺮب دوﺑﻴﺘﻲ‪.‬‬

‫روش ﻣﺮﺳﻮم دﻳﮕﺮ ﺑﺮاي ﻗﺴﻤﺖ ﺟﻤﻊ‪ ،‬اﺳﺘﻔﺎده از ﻓﺸﺮدهﺳﺎزﻫﺎ ﺑﺮاي ﺗﺒﺪﻳﻞ‬
‫‪ -2‬اﻟﮕﻮرﻳﺘﻢ ﭘﻴﺸﻨﻬﺎدي ﺿﺮب‬ ‫‪ N‬ﺣﺎﺻﻞﺿﺮب ﺟﺰﺋﻲ ﺑﻪ دو ﻋﺪد و در ﻧﻬﺎﻳﺖ اﺳﺘﻔﺎده از ﻳﻚ ﺟﻤﻊﻛﻨﻨﺪه‬
‫ﺑﺮاي ﺗﺴﺮﻳﻊ ﻋﻤﻠﻴﺎت ﺿﺮب‪ ،‬اﺑﺘﺪا ‪ N‬ﺑﻴﺖ وروديﻫﺎي ﺿﺮبﻛﻨﻨﺪه ﺑﻪ‬ ‫ﺑﺮاي ﺗﻮﻟﻴﺪ ﺣﺎﺻﻞﺿﺮب ﻧﻬﺎﻳﻲ ﻣﻲﺑﺎﺷﺪ ]‪ .[1‬اﺳﺘﻔﺎده از ﻓﺸﺮدهﺳﺎزﻫﺎ ﺑﺮاي‬
‫دو دﺳﺘﻪ ‪ N 2‬ﺑﻴﺘﻲ ﺗﻘﺴﻴﻢ ﻣﻲﺷﻮﻧﺪ‪ .‬ﺳﭙﺲ ﻫﺮ ﻛﺪام از ﮔﺮوهﻫﺎﻳﻲ ﻛﻪ‬ ‫ﻛﻢﻛﺮدن ﺗﻌﺪاد ﺣﺎﺻﻞﺿﺮبﻫﺎي ﺟﺰﺋﻲ ﺑﻪ دﻟﻴﻞ ﺗﺄﺧﻴﺮي ﻛﻪ ﺑﻪ ﻣﺪار اﺿﺎﻓﻪ‬
‫‪ N 2‬ﺑﻴﺖ ﻫﺴﺘﻨﺪ ﺑﻪ دو دﺳﺘﻪ ﻛﻮﭼﻚﺗﺮ ﺑﺎ ﻃﻮل ‪ N 4‬ﺑﻴﺖ ﺗﻘﺴﻴﻢ‬ ‫ﻣﻲﻛﻨﺪ ﻧﻤﻲﺗﻮاﻧﺪ ﻣﻨﺠﺮ ﺑﻪ ﺿﺮبﻛﻨﻨﺪهﻫﺎي ﺑﺴﻴﺎر ﺳﺮﻳﻊ ﮔﺮدد‪ .‬ﺗﺄﺧﻴﺮ‬
‫ﻣﻲﺷﻮﻧﺪ و اﻳﻦ ﺗﻘﺴﻴﻢﺑﻨﺪي اداﻣﻪ ﭘﻴﺪا ﻣﻲﻛﻨﺪ ﺗﺎ اﻳﻦ ﻛﻪ ﺑﻪ زﻳﺮﮔﺮوهﻫﺎﻳﻲ ﺑﺎ‬ ‫ﻓﺸﺮدهﺳﺎزﻫﺎ ﻧﻴﺰ ﺑﺎ اﻓﺰاﻳﺶ ﺗﻌﺪاد ﺑﻴﺖﻫﺎي ورودي اﻓﺰاﻳﺶ ﻣﻲﻳﺎﺑﺪ‪ .‬ﺑﺎ در‬
‫ﻃﻮل ‪ 2‬ﺑﻴﺖ ﺑﺮﺳﻴﻢ‪ .‬ﻣﺸﺨﺺ اﺳﺖ اﮔﺮ ﺗﻌﺪاد ﺑﻴﺖﻫﺎي ورودي ﺗﻮاﻧﻲ از ‪2‬‬ ‫ﻧﻈﺮ ﮔﺮﻓﺘﻦ ﻓﺸﺮدهﺳﺎزي ﻣﻲﺗﻮان ﻋﻤﻠﻴﺎت ﺿﺮب را ﺑﻪ ﺳﻪ ﺑﺨﺶ ﺗﻘﺴﻴﻢ‬
‫ﺑﺎﺷﻨﺪ‪ ،‬اﻳﻦ ﺗﻘﺴﻴﻢﺑﻨﺪي ﺑﻬﻴﻨﻪ و ﻣﺘﻘﺎرن ﺧﻮاﻫﺪ ﺑﻮد‪ .‬ﺑﻌﺪ از ﮔﺮوهﺑﻨﺪي ﺿﺮب‬ ‫ﻛﺮد‪ (1 :‬ﺗﻮﻟﻴﺪ ﺣﺎﺻﻞﺿﺮبﻫﺎي ﺟﺰﺋﻲ‪ (2 ،‬ﻓﺸﺮدهﺳﺎزي و ﺗﺒﺪﻳﻞ‬
‫دﺳﺘﻪﻫﺎي دوﺑﻴﺘﻲ ﺑﻪ ﻃﻮر ﻫﻢزﻣﺎن ﻃﺒﻖ اﻟﮕﻮرﻳﺘﻢ ﺟﺪﻳﺪ ﺣﺴﺎب ﻣﻲﺷﻮﻧﺪ‪.‬‬ ‫ﺣﺎﺻﻞﺿﺮبﻫﺎي ﺟﺰﺋﻲ ﺑﻪ دو ﻋﺪد و ‪ (3‬ﺟﻤﻊ دو ﻋﺪد ﺣﺎﺻﻞ از‬
‫ﺷﻜﻞ ‪ 1‬ﭼﮕﻮﻧﮕﻲ ﺿﺮب دﺳﺘﻪﻫﺎي دوﺗﺎﻳﻲ را ﻧﺸﺎن ﻣﻲدﻫﺪ‪ .‬ﺿﺮب‬ ‫ﻓﺸﺮدهﺳﺎزي و ﺗﻮﻟﻴﺪ ﺣﺎﺻﻞﺿﺮب ﻧﻬﺎﻳﻲ‪ .‬اﻳﻦ ﻧﻮع از ﺿﺮبﻛﻨﻨﺪهﻫﺎ ﺗﺤﺖ‬
‫ﺑﻴﺖﻫﺎﻳﻲ ﻛﻪ ﺑﻪ ﻃﻮر ﻋﻤﻮدي زﻳﺮ ﻫﻤﺪﻳﮕﺮ ﻗﺮار ﮔﺮﻓﺘﻪاﻧﺪ‪ ،‬ﺳﻄﺮ اول را‬ ‫ﻋﻨﻮان ﺿﺮبﻛﻨﻨﺪهﻫﺎي ‪ Wallace tree‬ﻧﻴﺰ ﺷﻨﺎﺧﺘﻪ ﻣﻲﺷﻮﻧﺪ ]‪ .[2‬ﻳﻜﻲ از‬
‫ﺗﺸﻜﻴﻞ ﻣﻲدﻫﻨﺪ و ﺿﺮب ﻣﻮرب ﺑﻴﺖﻫﺎ‪ ،‬ﺳﻄﺮﻫﺎي دوم و ﺳﻮم را ﺗﺸﻜﻴﻞ‬ ‫ﻣﺆﺛﺮﺗﺮﻳﻦ روشﻫﺎﻳﻲ ﻛﻪ ﺑﺮاي اﻓﺰاﻳﺶ ﺳﺮﻋﺖ ﺿﺮبﻛﻨﻨﺪهﻫﺎ ﭘﻴﺸﻨﻬﺎد ﺷﺪه‬
‫ﻣﻲدﻫﻨﺪ‪ .‬اﮔﺮ در ﻧﻈﺮ ﺑﮕﻴﺮﻳﻢ ) ‪ A  (a1  2, a0‬و ) ‪ B  (b1  2, b0‬در‬ ‫اﺳﺖ ﺿﺮبﻛﻨﻨﺪهﻫﺎي ‪ Booth encoding‬ﻣﻲﺑﺎﺷﺪ ]‪ .[1‬ﺿﺮبﻛﻨﻨﺪه‬
‫اﻳﻦ ﺻﻮرت ﺿﺮب آﻧﻬﺎ ﺑﺮاﺑﺮ اﺳﺖ ﺑﺎ‬ ‫‪ Booth‬در واﻗﻊ اﻧﺠﺎم ﻋﻤﻞ ﺿﺮب در ﻣﺒﻨﺎي ﭼﻬﺎر ﻣﻲﺑﺎﺷﺪ ﻛﻪ ﻣﻨﺠﺮ ﺑﻪ‬
‫) ‪A  B  (a1  2, a0 )  (b1  2, b0‬‬ ‫ﻧﺼﻒﺷﺪن ﺗﻌﺪاد ﺣﺎﺻﻞﺿﺮبﻫﺎي ﺟﺰﺋﻲ و ﻫﻤﭽﻨﻴﻦ ﻧﺼﻒﺷﺪن ﺗﺄﺧﻴﺮ ﻛﻠﻲ‬
‫)‪(1‬‬ ‫ﺿﺮبﻛﻨﻨﺪه ﺧﻮاﻫﺪ ﺷﺪ‪ .‬ﺑﺎ ﺗﻮﺳﻌﻪ اﻳﻦ ﻛﺎر ﺑﻪ ﻣﺒﻨﺎﻫﺎي ﺑﺎﻻﺗﺮ ﻣﻲﺗﻮان ﺗﻌﺪاد‬
‫‪ a0b0 , (a0b1 , a1b0 )  2, a1b1  22‬‬
‫ﺣﺎﺻﻞﺿﺮبﻫﺎي ﺟﺰﺋﻲ را ﺑﺎز ﻫﻢ ﺑﻴﺸﺘﺮ ﻛﺎﻫﺶ داد‪ .‬در ﺣﺎﻟﺖ ﻛﻠﻲ‬
‫اﻳﻦ اﻳﺪه ﺑﺮاي ﺗﻌﺪاد ﺑﻴﺖﻫﺎي ﺑﺎﻻﺗﺮ ﻧﻴﺰ ﻛﺎرﺑﺮد دارد‪ .‬در ﺣﺎﻟﺘﻲ ﻛﻪ‬ ‫ﺿﺮبﻛﻨﻨﺪه در ﻣﺒﻨﺎي ‪ r 2‬ﺗﻌﺪاد ﺣﺎﺻﻞﺿﺮبﻫﺎي ﺟﺰﺋﻲ را ﺑﻪ ‪N r‬‬
‫ﺿﺮبﻛﻨﻨﺪه دو ورودي ‪4‬ﺑﻴﺘﻲ داﺷﺘﻪ ﺑﺎﺷﺪ‪ ،‬اﻳﻦ دو ورودي ﺑﻪ اﻳﻦ ﺻﻮرت‬ ‫ﻛﺎﻫﺶ ﻣﻲدﻫﺪ ]‪ .[3‬ﻋﻴﺐ روش ﺑﻮث ﻧﻴﺰ ﺗﻮان ﻣﺼﺮﻓﻲ زﻳﺎد ﺑﻪ ﻋﻠﺖ‬
‫ﻧﻮﺷﺘﻪ ﺧﻮاﻫﻨﺪ ﺷﺪ‬ ‫ﻗﻄﻌﻲﻫﺎي ﻧﺎﺧﻮاﺳﺘﻪ ﻛﻪ از ﻣﺴﻴﺮﻫﺎي ﻣﺘﻔﺎوت اﻳﻦ روش ﺑﻪ وﺟﻮد ﻣﻲآﻳﺪ‬
‫) ‪A  ( a3  2 3 , a2  22 , a1  2, a0‬‬ ‫اﺳﺖ ]‪ [4‬و ]‪ .[5‬در ﺗﻤﺎم روشﻫﺎي ﺑﺎﻻ ﻣﻲﺗﻮان از ﺗﻜﻨﻴﻚ ﺧﻂ ﻟﻮﻟﻪ‪ 1‬ﻧﻴﺰ‬
‫)‪(2‬‬
‫) ‪B  (b3  23 , b2  22 , b1  2, b0‬‬ ‫ﺑﺮاي اﻓﺰاﻳﺶ ﺳﺮﻋﺖ ﺿﺮبﻛﻨﻨﺪه اﺳﺘﻔﺎده ﻛﺮد وﻟﻲ ﺑﻪ دﻟﻴﻞ اﻓﺰاﻳﺶ ﺗﻌﺪاد‬
‫و ﺿﺮب آﻧﻬﺎ ﻃﺒﻖ )‪ (3‬ﺑﻴﺎن ﺧﻮاﻫﺪ ﺷﺪ‬ ‫ﻃﺒﻘﻪﻫﺎ و ﻫﻤﭽﻨﻴﻦ ﺗﻌﺪاد ﭘﺎﻟﺲ ﺳﺎﻋﺖ‪ ،‬ﺗﻮان ﻣﺼﺮﻓﻲ و ﻣﺴﺎﺣﺖ ﻛﻠﻲ‬
‫ﺿﺮبﻛﻨﻨﺪه اﻓﺰاﻳﺶ ﻣﻲﻳﺎﺑﺪ ]‪ .[6‬در اﻳﻦ ﻣﻘﺎﻟﻪ ﻳﻚ روش ﺟﺪﻳﺪ ﺑﺮاي‬
‫) ‪A  B  (a3  2 , a2  2 , a1  2, a0‬‬
‫‪3‬‬ ‫‪2‬‬
‫اﻟﮕﻮرﻳﺘﻢ ﺿﺮب ﻣﻌﺮﻓﻲ ﻣﻲﺷﻮد ﻛﻪ ﺑﻪ ﺷﻜﻞ ﺳﺎﺧﺘﺎري ﺑﺎ ﺗﻤﺎم روشﻫﺎي‬
‫) ‪ (b3  2 3 , b2  22 , b1  2, b0‬‬ ‫ﻣﺮورﺷﺪه ﻣﺘﻔﺎوت اﺳﺖ‪ .‬ﺑﺎ اﺳﺘﻔﺎده از روش اراﺋﻪﺷﺪه‪ ،‬ﺳﺮﻋﺖ ﺿﺮب ﺑﻪ‬
‫) ‪ (a0b0 , ( a0b1 , a1b0 )  2, a1b1  22‬‬ ‫ﺷﻜﻞ ﻗﺎﺑﻞ ﻣﻼﺣﻈﻪاي اﻓﺰاﻳﺶ ﻣﻲﻳﺎﺑﺪ ﺑﺪون اﻳﻦ ﻛﻪ از ﺳﺎﺧﺘﺎر ﺧﻂ ﻟﻮﻟﻪ‪،‬‬
‫‪, (a0b2 , (a0b3 , a1b2 )  2, a1b3  22 )  22‬‬ ‫ﺑﻮث و ﻳﺎ درﺧﺖ واﻻس اﺳﺘﻔﺎده ﺷﻮد‪ .‬ﺑﺎ اﺳﺘﻔﺎده از ﺳﺎﺧﺘﺎر ﭘﻴﺸﻨﻬﺎدي‬
‫)‪(3‬‬
‫‪, (a2 b0 , (a2 b1 , a3 b0 )  2, a3 b1  22 )  22‬‬ ‫ﺿﺮبﻛﻨﻨﺪهﻫﺎﻳﻲ ﺑﺎ ﻋﺮض ﺑﻴﺖﻫﺎي ﺑﺴﻴﺎر ﺑﺎﻻ و ﻫﻤﭽﻨﻴﻦ ﺑﺴﻴﺎر ﺳﺮﻳﻊ‬
‫‪, (a2 b0 , (a2 b1 , a3 b2 )  2, a3 b1  22 )  22‬‬ ‫ﻃﺮاﺣﻲ و ﭘﻴﺎدهﺳﺎزي ﺷﺪه اﺳﺖ‪.‬‬
‫‪, (a2 b2 , (a2 b3 , a3 b2 )  2, a3 b3  22 )  24‬‬ ‫ﺳﺎﺧﺘﺎر ﻛﻠﻲ ﻣﻘﺎﻟﻪ ﺑﻪ ﻗﺮار زﻳﺮ اﺳﺖ‪ :‬ﺑﺨﺶ دوم اﻳﻦ ﻣﻘﺎﻟﻪ اﻟﮕﻮرﻳﺘﻢ‬
‫ﭘﻴﺸﻨﻬﺎدي ﺑﺮاي ﺿﺮب را ﺗﻮﺻﻴﻒ ﻣﻲﻛﻨﺪ‪ .‬ﺑﺨﺶ ﺳﻮم‪ ،‬ﭘﻴﺎدهﺳﺎزي ﻣﺪاري‬
‫‪ M 1 , ( M 2 , M 3 )  22 , M 4  2 4‬‬
‫ﺿﺮبﻛﻨﻨﺪهﻫﺎﻳﻲ ﺑﺎ ﺗﻌﺪاد ﺑﻴﺖﻫﺎي ﻣﺨﺘﻠﻒ و ﺑﺎ اﺳﺘﻔﺎده از اﻟﮕﻮرﻳﺘﻢ‬
‫ﻫﻤﺎن ﻃﻮر ﻛﻪ )‪ (3‬ﻧﺸﺎن ﻣﻲدﻫﺪ ﻣﺸﺎﺑﻪ ﺣﺎﻟﺖ ﻗﺒﻞ در ﺿﺮب ‪4‬ﺑﻴﺘﻲ ﻛﻪ ﺑﻪ‬ ‫ﭘﻴﺸﻨﻬﺎدي را ﺗﻮﺿﻴﺢ ﻣﻲدﻫﺪ‪ .‬در ﺑﺨﺶ ﭼﻬﺎرم ﺷﺒﻴﻪﺳﺎزي و ﻣﻘﺎﻳﺴﻪ ﺑﺎ‬
‫دو دﺳﺘﻪ ‪2‬ﺑﻴﺘﻲ ﺗﻘﺴﻴﻢ ﺷﺪهاﻧﺪ‪ ،‬ﻧﺘﻴﺠﻪ ﺧﺮوﺟﻲ در ﺳﻪ ﺳﻄﺮ ﭼﻴﻨﺶ ﻣﻲﻳﺎﺑﺪ‬ ‫ﻛﺎرﻫﺎي ﻗﺒﻠﻲ آورده ﺷﺪه و ﺑﺨﺶ ﻧﻬﺎﻳﻲ ﺑﻪ ﻧﺘﻴﺠﻪﮔﻴﺮي ﻛﻠﻲ ﻣﻲﭘﺮدازد‪.‬‬
‫و ﺳﺮاﻧﺠﺎم ﺗﻮﺳﻂ ﻳﻚ ﺟﻤﻊﻛﻨﻨﺪه ‪6‬ﺑﻴﺘﻲ ﻧﺘﻴﺠﻪ ﻧﻬﺎﻳﻲ آﻣﺎده ﻣﻲﺷﻮد‪ .‬ﻧﻤﻮدار‬
‫ﻧﻘﻄﻪاي اﻳﻦ ﺿﺮب در ﺷﻜﻞ ‪ 2‬ﻧﻤﺎﻳﺶ داده ﺷﺪه اﺳﺖ‪ .‬ﺑﺮاي ﺿﺮب ‪4‬ﺑﻴﺘﻲ‬ ‫‪1. Pipeline‬‬
‫ﻧﺸﺮﻳﻪ ﻣﻬﻨﺪﺳﻲ ﺑﺮق و ﻣﻬﻨﺪﺳﻲ ﻛﺎﻣﭙﻴﻮﺗﺮ اﻳﺮان‪ ،‬ب‪ -‬ﻣﻬﻨﺪﺳﻲ ﻛﺎﻣﭙﻴﻮﺗﺮ‪ ،‬ﺳﺎل ‪ ،19‬ﺷﻤﺎره ‪ ،1‬ﺑﻬﺎر ‪1400‬‬
‫ﻋﻤﻞ ﻛﺮدن ﺷﺪه اﺳﺖ‪ .‬در اﻳﻦ ﺳﺎﺧﺘﺎر وروديﻫﺎ ﺑﺎﻳﺪ ﻗﺪرت دراﻳﻮ داﺷﺘﻪ‬
‫ﺑﺎﺷﻨﺪ‪ .‬ﺑﺮاي ﺣﺎﻟﺘﻲ ﻛﻪ دو ورودي ﺻﻔﺮ ﻫﺴﺘﻨﺪ اﮔﺮ ﺗﻨﻬﺎ از ﺗﺮاﻧﺰﻳﺴﺘﻮرﻫﺎي‬
‫‪ M1  4‬اﺳﺘﻔﺎده ﻣﻲﺷﺪ‪ ،‬ﻣﺸﻜﻞ ﻳﻚ وﻟﺘﺎژ ﺗﺮﺷﻮﻟﺪ در ﺧﺮوﺟﻲ ﺑﻪ وﺟﻮد‬
‫ﻣﻲآﻣﺪ ﻛﻪ اﮔﺮ از ﻃﺒﻘﻪﻫﺎ و ﮔﻴﺖﻫﺎي دﻳﮕﺮ ﭘﺸﺖ ﺳﺮ آن اﺳﺘﻔﺎده ﺷﻮد‬
‫ﻧﺘﻴﺠﻪ ﺑﻪ ﺣﺎﻟﺖ ﻧﺮﻣﺎل ﺑﺮﻣﻲﮔﺮدد‪ .‬وﻟﻲ ﺑﺮاي ﺣﻞ ﻣﺸﻜﻞ از ﺗﺮاﻧﺰﻳﺴﺘﻮرﻫﺎي‬
‫‪ M5  9‬اﺳﺘﻔﺎده ﻣﻲﺷﻮد ﻛﻪ ﺳﺎﻳﺰ ﻛﻮﭼﻜﻲ دارﻧﺪ و ﺑﺮاي ﺻﻔﺮﻛﺮدن ﻳﻚ‬
‫وﻟﺘﺎژ ﺗﺮﺷﻮﻟﺪ ﺑﻪ ﻛﺎر رﻓﺘﻪاﻧﺪ‪ .‬ﺳﺎﺧﺘﺎر اراﺋﻪﺷﺪه ﺑﺮاي ﺿﺮب‪ ،‬ﺳﺎﺧﺘﺎر ﺳﺮﻳﻌﻲ‬
‫ﻣﻲﺑﺎﺷﺪ وﻟﻲ ﺑﺮاي اﻓﺰاﻳﺶ ﺑﻴﺸﺘﺮ ﺳﺮﻋﺖ ﺳﻌﻲ ﺷﺪه ﻛﻪ در ﭘﻴﺎدهﺳﺎزي‬
‫ﻣﺪاري ﻫﻢ ﺳﺎﺧﺘﺎرﻫﺎي ﺳﺮﻳﻌﻲ ﻃﺮاﺣﻲ و ﻳﺎ ﭘﻴﺸﻨﻬﺎد ﮔﺮدد‪ .‬ﮔﻴﺖ ‪XOR‬‬
‫ﭘﻴﺸﻨﻬﺎدي ﺑﻪ دﻟﻴﻞ ﺗﻌﺪاد دﻓﻌﺎت اﺳﺘﻔﺎده در ﺳﺎﺧﺘﺎر ﺿﺮبﻛﻨﻨﺪه ﻣﻲﺗﻮاﻧﺪ‬
‫ﺗﺄﺧﻴﺮ ﻛﻠﻲ را ﻛﺎﻫﺶ دﻫﺪ‪.‬‬
‫‪ 2-3‬ﺿﺮبﻛﻨﻨﺪه ‪4×4‬‬
‫ﺑﻌﺪ از ﺿﺮب دﺳﺘﻪﻫﺎي دوﺗﺎﻳﻲ‪ ،‬ﺿﺮب دﺳﺘﻪﻫﺎي ‪4‬ﺗﺎﻳﻲ ﺑﺎﻳﺪ ﻣﺤﺎﺳﺒﻪ‬
‫ﺷﻮد‪ .‬در اﻳﻦ ﻣﺮﺣﻠﻪ ‪ 4‬ﺑﻠﻮك از ﺿﺮب دﺳﺘﻪﻫﺎي دوﺗﺎﻳﻲ ﺑﺎﻳﺪ اﺳﺘﻔﺎده ﺷﻮد‪.‬‬
‫ﺿﺮبﻫﺎي ﭘﺎرهاي ﺑﺮاي دﺳﺘﻪﻫﺎي ‪4‬ﺗﺎﻳﻲ ﺗﻮﺳﻂ اﻳﻦ ﺑﻠﻮكﻫﺎ ﺗﻮﻟﻴﺪ‬
‫ﻣﻲﺷﻮﻧﺪ و ﺳﺮاﻧﺠﺎم ﺗﻮﺳﻂ ﻳﻚ ﺟﻤﻊﻛﻨﻨﺪه ‪6‬ﺑﻴﺘﻲ ﺣﺎﺻﻞ ﻧﻬﺎﻳﻲ آﻣﺎده‬
‫ﻣﻲﺷﻮد‪ .‬ﺑﺎﻳﺪ ﺳﻌﻲ ﺷﻮد در ﻫﺮ ﻃﺒﻘﻪ ﺟﻤﻊﻛﻨﻨﺪهاي ﻣﻨﺎﺳﺐ اﻧﺘﺨﺎب ﺷﻮد ﺗﺎ‬
‫ﻋﻤﻠﻜﺮد ﺑﻬﻴﻨﻪ ﮔﺮدد‪ .‬ﺟﻤﻊﻛﻨﻨﺪهﻫﺎﻳﻲ ﻛﻪ دو ﻋﺪد ﺑﺎﻳﻨﺮي ﺑﺎ ﻫﻢ ﺟﻤﻊ‬
‫ﻣﻲﻛﻨﻨﺪ ﻫﻤﻮاره ﻣﻮرد ﺗﺤﻘﻴﻖ و ﺑﺮرﺳﻲ ﻃﺮاﺣﺎن ﻗﺮار ﮔﺮﻓﺘﻪ اﺳﺖ‪.‬‬
‫ﺟﻤﻊﻛﻨﻨﺪهﻫﺎ ﻣﺠﻤﻮﻋﻪاي ﮔﺴﺘﺮده و ﺑﺰرگ ﻫﺴﺘﻨﺪ ﻛﻪ ﻫﺮ ﻛﺪام ﺳﺮﻋﺖ‪،‬‬
‫ﺗﻮان ﻣﺼﺮﻓﻲ و ﻣﺴﺎﺣﺖ اﺷﻐﺎﻟﻲ ﻣﺘﻔﺎوﺗﻲ دارﻧﺪ‪ .‬ﻧﻴﻢﺟﻤﻊﻛﻨﻨﺪه ﺗﻨﻬﺎ دو‬
‫ﺗﻚﺑﻴﺘﻲ ‪ A‬و ‪ B‬را ﺑﺎ ﻫﻢ ﺟﻤﻊ ﻣﻲﻛﻨﺪ و ﻧﺘﻴﺠﻪ ﺻﻔﺮ‪ 1 ،‬ﻳﺎ ‪ 2‬ﺧﻮاﻫﺪ ﺑﻮد‪ .‬در‬
‫ﻧﺘﻴﺠﻪ دو ﺑﻴﺖ ﺑﺮاي ﻧﻤﺎﻳﺶ ﺧﺮوﺟﻲ ﻻزم اﺳﺖ ﻛﻪ آﻧﻬﺎ ﻧﺘﻴﺠﻪ ﺟﻤﻊ ‪ S‬و‬
‫ﺑﻴﺖ ﻧﻘﻠﻲ ﺧﺮوﺟﻲ ‪ COUT‬ﻧﺎﻣﻴﺪه ﻣﻲﺷﻮﻧﺪ‪ .‬ﺑﻴﺖ ﻧﻘﻠﻲ ﺧﺮوﺟﻲ ﺑﻪ ﻋﻨﻮان‬
‫ورودي ﺳﺘﻮن ﺑﻌﺪي در ﺟﻤﻊﻛﻨﻨﺪهﻫﺎي ﭼﻨﺪﺑﻴﺘﻲ اﺳﺘﻔﺎده ﻣﻲﺷﻮد و در‬
‫ﻧﺘﻴﺠﻪ ارزش ﻣﻜﺎﻧﻲ دو ﺑﺮاﺑﺮي ﺧﻮاﻫﺪ داﺷﺖ‪ .‬ﺟﻤﻊﻛﻨﻨﺪهﻫﺎي ﭼﻨﺪﺑﻴﺘﻲ ﺑﺎﻳﺪ‬
‫اﻣﻜﺎن ﮔﺮﻓﺘﻦ ﺑﻴﺖ ﻧﻘﻠﻲ ﺳﺘﻮن ﻗﺒﻠﻲ را داﺷﺘﻪ ﺑﺎﺷﻨﺪ‪ ،‬ﻳﻌﻨﻲ اﻳﻦ ﻛﻪ ﺑﻪ‬
‫ﺻﻮرت ﺟﻤﻊﻛﻨﻨﺪه ﻛﺎﻣﻞ اﺳﺘﻔﺎده ﺷﻮﻧﺪ‪ .‬در ﺟﻤﻊﻛﻨﻨﺪهﻫﺎ ﺗﻌﺮﻳﻒ دو ﺳﻴﮕﻨﺎل‬
‫ﺗﻮﻟﻴﺪ )‪ (G‬و اﻧﺘﺸﺎر )‪ (P‬ﻣﻲﺗﻮاﻧﺪ ﻣﻔﻴﺪ ﺑﺎﺷﺪ‪ .‬در ﺟﻤﻊﻛﻨﻨﺪه زﻣﺎﻧﻲ ﺑﻴﺖ ﻧﻘﻠﻲ‬
‫ﺗﻮﻟﻴﺪ ﻣﻲﺷﻮد ﻛﻪ ﻫﺮ دو ورودي ﻳﻚ ﺑﺎﺷﻨﺪ و در ﻧﺘﻴﺠﻪ ‪ G  A.B‬و‬
‫ﺟﻤﻊﻛﻨﻨﺪه زﻣﺎﻧﻲ ﺑﻴﺖ ﻧﻘﻠﻲ ﻣﻨﺘﻘﻞ ﻣﻲﻛﻨﺪ ﻳﺎ ﺑﻪ ﻋﺒﺎرت دﻳﮕﺮ دوﺑﺎره‬
‫رﻗﻢ ﻧﻘﻠﻲ ﺗﻮﻟﻴﺪ ﻣﻲﻛﻨﺪ ﻛﻪ ‪ Cin‬درﻳﺎﻓﺖ ﻛﻨﺪ و ﻳﻜﻲ از وروديﻫﺎ ﻳﻚ‬
‫ﺑﺎﺷﺪ و در ﻧﺘﻴﺠﻪ ‪ . P  A  B‬ﺑﺎ ﺗﻮﺟﻪ ﺑﻪ ﺗﻌﺮﻳﻒﻫﺎي اراﺋﻪﺷﺪه دو‬
‫ﺳﻴﮕﻨﺎل ‪ S‬و ‪ COUT‬ﺑﻪ اﻳﻦ ﺷﻴﻮه ﺗﻌﺮﻳﻒ ﻣﻲﺷﻮﻧﺪ‪ S  P  Cin :‬و‬
‫‪ . Cout  G  PCin‬ﺳﺎدهﺗﺮﻳﻦ ﺷﻴﻮه ﺑﺮاي ﺟﻤﻊﻛﻨﻨﺪهﻫﺎي ﭼﻨﺪﺑﻴﺘﻲ‪،‬‬
‫ﺳﺎﺧﺘﺎر ﻧﻘﻠﻲ ﻧﺮدﺑﺎﻧﻲ )‪ (Carry-ripple‬اﺳﺖ ﺑﻪ اﻳﻦ ﺷﻴﻮه ﻛﻪ ﻧﻘﻠﻲ ﺧﺮوﺟﻲ‬
‫ﺑﻪ ﻋﻨﻮان ورودي ﻃﺒﻘﻪ ﺑﻌﺪي اﺳﺘﻔﺎده ﻣﻲﺷﻮد‪ .‬در اﻳﻦ ﺷﻴﻮه ﺑﺮاي ﺗﻌﺪاد‬
‫ﺑﻴﺖ ﺑﺎﻻ ﺑﻪ ﻋﻠﺖ ﻃﻮﻻﻧﻲﺷﺪن ﻣﺴﻴﺮ ﺑﺤﺮاﻧﻲ‪ ،‬ﺗﺄﺧﻴﺮ ﺟﻤﻊﻛﻨﻨﺪه ﺑﺴﻴﺎر‬
‫زﻳﺎد ﺧﻮاﻫﺪ ﺷﺪ و ﻋﻤﻞ ﺟﻤﻊﻛﺮدن ﺑﻪ ﻛﻨﺪي اﻧﺠﺎم ﻣﻲﮔﻴﺮد‪ .‬روشﻫﺎي‬
‫ﺳﺮﻳﻊﺗﺮ ﭘﻴﺶﺑﻴﻨﻲ رﻗﻢ ﻧﻘﻠﻲ )‪ [7] (Carry-lookAhead‬و ﭘﺮش ﻧﻘﻠﻲ‬
‫)‪ [8] (Carry-skip‬و ]‪ [9‬ﺗﻮﻟﻴﺪ ﻧﻘﻠﻲ را در ﮔﺮوهﻫﺎي ﭼﻨﺪﺑﻴﺘﻲ ﭘﻴﺶﺑﻴﻨﻲ‬
‫ﻣﻲﻛﻨﻨﺪ و اﻳﻦ ﻛﺎر ﺑﻪ وﺳﻴﻠﻪ ﻣﺤﺎﺳﺒﻪ ﮔﺮوﻫﻲ ﺳﻴﮕﻨﺎلﻫﺎي ‪ P‬و ‪ G‬اﻧﺠﺎم‬
‫ﻣﻲﮔﻴﺮد و ﻧﺸﺎن ﺧﻮاﻫﺪ داد ﭼﻪ زﻣﺎﻧﻲ ﺑﻴﺖ ﻧﻘﻠﻲ ﻣﻨﺘﺸﺮ ﻳﺎ ﺗﻮﻟﻴﺪ ﻣﻲﺷﻮد‪.‬‬
‫ﺟﻤﻊﻛﻨﻨﺪهﻫﺎي ﺑﺰرگﺗﺮ از ﭼﻨﺪ ﺳﻄﺢ ﺳﺎﺧﺘﺎر ‪ CLA‬ﺑﺮاي اﻓﺰاﻳﺶ ﺳﺮﻋﺖ‬
‫اﺳﺘﻔﺎده ﻣﻲﻛﻨﻨﺪ‪ .‬اﻟﮕﻮرﻳﺘﻢ ﭘﻴﺸﻨﻬﺎدي ﺑﺮاي ﺿﺮب ﺑﻪ ﮔﻮﻧﻪاي اﺳﺖ ﻛﻪ‬
‫ﻃﺒﻘﻪ اول ﺳﻪ ﺳﻄﺮ دارد‪ ،‬ﭘﺲ ﺑﺎﻳﺪ ﺟﻤﻊﻛﻨﻨﺪهاي ﻛﻪ اﺳﺘﻔﺎده ﻣﻲﺷﻮد ﺳﻪ‬
‫ﺳﻄﺮ را ﺑﺎ ﻫﻢ ﺟﻤﻊ ﻛﻨﺪ‪ .‬در روشﻫﺎي ﻣﻌﻤﻮل ﻣﻲﺗﻮان اﻳﻦ ﺳﻪ ﺳﻄﺮ را ﺑﻪ‬
‫دو ﺳﻄﺮ ﻓﺸﺮده ﻛﺮد و ﺳﭙﺲ ﻋﻤﻞ ﺟﻤﻊ را اﻧﺠﺎم داد‪ .‬در اﻳﻦ ﺻﻮرت ﺑﺎﻳﺪ‬
‫‪20‬‬
‫‪b3‬‬ ‫‪b2‬‬ ‫‪a3‬‬ ‫‪a2‬‬ ‫‪b1‬‬ ‫‪b0‬‬ ‫‪a1‬‬ ‫‪a0‬‬
‫‪a0‬‬ ‫‪Multiplier 2×2‬‬ ‫‪Multiplier 2×2‬‬ ‫‪b0‬‬
‫‪Multiplier 2× 2‬‬
‫‪Multiplier 2× 2‬‬
‫‪a1‬‬ ‫‪b1‬‬
‫‪b2‬‬ ‫‪a2‬‬
‫‪b3‬‬ ‫‪GND‬‬ ‫‪GND‬‬
‫‪a3‬‬
‫‪ADDER 6BIT‬‬
‫ﺷﻜﻞ ‪ :3‬اﻟﮕﻮرﻳﺘﻢ ﭘﻴﺸﻨﻬﺎدي ﺑﺮاي ﺿﺮب ﭼﻬﺎرﺑﻴﺘﻲ‪.‬‬
‫ﭼﻬﺎر ﺑﻠﻮك از ﺿﺮبﻛﻨﻨﺪهﻫﺎي ‪2‬ﺑﻴﺘﻲ و ﻳﻚ ﺟﻤﻊﻛﻨﻨﺪه ‪6‬ﺑﻴﺘﻲ ﻧﻴﺎز اﺳﺖ و‬
‫ﺷﻜﻞ ‪ 3‬اﻳﻦ ﻣﻮﺿﻮع را ﻧﺸﺎن ﻣﻲدﻫﺪ‪.‬‬
‫ﺑﻪ ﻫﻤﻴﻦ ﺗﺮﺗﻴﺐ ﻳﻚ ﺿﺮبﻛﻨﻨﺪه ‪8‬ﺑﻴﺘﻲ از ‪ 4‬ﺑﻠﻮك ﺿﺮبﻛﻨﻨﺪه ‪4‬ﺑﻴﺘﻲ و‬
‫ﻳﻚ ﺟﻤﻊﻛﻨﻨﺪه ‪12‬ﺑﻴﺘﻲ ﺗﺸﻜﻴﻞ ﺷﺪه اﺳﺖ‪ .‬اﻳﻦ روش ﺑﺮاي ﺗﻌﺪاد ﺑﻴﺖﻫﺎي‬
‫ﺑﺎﻻﺗﺮ ﻗﺎﺑﻞ ﺑﺴﻂ اﺳﺖ‪ ،‬ﻳﻌﻨﻲ اﻳﻦ ﻛﻪ ﺑﺮاي ﺿﺮبﻛﻨﻨﺪه ‪16‬ﺑﻴﺘﻲ ‪ 4‬ﺑﻠﻮك از‬
‫ﺿﺮبﻛﻨﻨﺪه ‪8‬ﺑﻴﺘﻲ و ﻳﻚ ﺟﻤﻊﻛﻨﻨﺪه ‪24‬ﺑﻴﺘﻲ و ﺑﺮاي ﺿﺮبﻛﻨﻨﺪه ‪32‬ﺑﻴﺘﻲ‬
‫‪ 4‬ﺑﻠﻮك از ﺿﺮبﻛﻨﻨﺪه ‪16‬ﺑﻴﺘﻲ و ﻳﻚ ﺟﻤﻊﻛﻨﻨﺪه ‪48‬ﺑﻴﺘﻲ ﻣﻮرد ﻧﻴﺎز اﺳﺖ‪.‬‬
‫ﺷﻜﻞ ‪ 4‬اﻳﻦ اﻟﮕﻮرﻳﺘﻢ را ﺑﺮاي ﻳﻚ ﺿﺮبﻛﻨﻨﺪه ‪64‬ﺑﻴﺘﻲ ﻧﺸﺎن ﻣﻲدﻫﺪ‪ .‬از‬
‫ﻣﺰﻳﺖﻫﺎي ﻣﻬﻢ و ﺑﺮﺟﺴﺘﻪ اﻳﻦ روش ﻋﻤﻠﻜﺮد ﻣﻮازي و ﻫﻢزﻣﺎن ﺑﻠﻮكﻫﺎي‬
‫ﺗﺸﻜﻴﻞدﻫﻨﺪه اﺳﺖ‪ .‬ﺑﺎ دو ﺑﺮاﺑﺮ ﺷﺪن ﺗﻌﺪاد ﺑﻴﺖﻫﺎي ورودي ﺗﻨﻬﺎ ﺗﺄﺧﻴﺮ ﻳﻚ‬
‫ﺟﻤﻊﻛﻨﻨﺪه ﺟﺪﻳﺪ ﺑﻪ ﻣﺴﻴﺮ ﺑﺤﺮاﻧﻲ اﺿﺎﻓﻪ ﻣﻲﺷﻮد‪ .‬راﺑﻄﻪ )‪ (4‬ﺗﺄﺧﻴﺮ ﻣﺴﻴﺮ‬
‫ﺑﺤﺮاﻧﻲ ﻳﻚ ﺿﺮبﻛﻨﻨﺪه ‪64‬ﺑﻴﺘﻲ را ﻧﺸﺎن ﻣﻲدﻫﺪ‪ .‬ﺑﺮ ﻃﺒﻖ اﻟﮕﻮرﻳﺘﻢ‬
‫ﭘﻴﺸﻨﻬﺎدي در ﺿﺮب ‪ 64‬ﺑﻴﺖ در ﻃﺒﻘﻪ ﻧﺨﺴﺖ دو ﺑﻴﺖ اول و در ﻃﺒﻘﻪ دوم‬
‫‪ 4‬ﺑﻴﺖ اول و در ﻃﺒﻘﻪ ﺳﻮم ‪ 8‬ﺑﻴﺖ اول و در ﻃﺒﻘﻪ ﭼﻬﺎرم ‪ 16‬ﺑﻴﺖ و در‬
‫ﻃﺒﻘﻪ ﭘﻨﺠﻢ ‪ 32‬ﺑﻴﺖ از ﻧﺘﻴﺠﻪ ﻧﻬﺎﻳﻲ ﺧﻴﻠﻲ ﺳﺮﻳﻊﺗﺮ ﺗﻮﻟﻴﺪ ﺧﻮاﻫﺪ ﺷﺪ‪ .‬اﻳﻦ‬
‫ﺑﻴﺖﻫﺎ وارد ﺟﻤﻊﻛﻨﻨﺪه ﻃﺒﻘﻪ ﺑﻌﺪي ﻧﻤﻲﺷﻮﻧﺪ و ﺑﻪ ﻫﻤﻴﻦ دﻟﻴﻞ زودﺗﺮ از‬
‫ﺣﺎﺻﻞﺿﺮب ﻧﻬﺎﻳﻲ آﻣﺎده ﺧﻮاﻫﻨﺪ ﺷﺪ‪ .‬ﺷﻜﻞ ‪ 5‬ﻧﺸﺎن ﻣﻲدﻫﺪ ﻛﻪ ﭼﮕﻮﻧﻪ‬
‫اﻳﻦ ﺑﻴﺖﻫﺎ ﺑﺮاي ﻳﻚ ﺿﺮبﻛﻨﻨﺪه ‪8‬ﺑﻴﺘﻲ ﺗﻮﻟﻴﺪ ﻣﻲﺷﻮﻧﺪ‪ .‬ﺷﻜﻞ ‪ 6‬اﻳﻦ‬
‫اﻟﮕﻮرﻳﺘﻢ و ﺗﻌﺪاد ﺑﻴﺖﻫﺎي ﻣﻮرد ﻧﻴﺎز را ﺑﺮاي ﻳﻚ ﺿﺮبﻛﻨﻨﺪه ‪ N  N‬ﺑﻴﺖ‬
‫ﻧﺸﺎن ﻣﻲدﻫﺪ‬
‫) ‪ total   ( 22 multiplier )   ( 6 bit _ adder )   (12bit _ adder‬‬
‫)‪(4‬‬
‫) ‪  ( 24 bit _ adder )   ( 48 bit _ adder )   ( 96 bit _ adder‬‬
‫‪ -3‬ﭘﻴﺎدهﺳﺎزي در ﺳﻄﺢ ﻣﺪاري‬
‫‪ 1-3‬ﺿﺮبﻛﻨﻨﺪه ‪2×2‬‬
‫ﻫﻤﺎن ﻃﻮر ﻛﻪ در ﺑﺨﺶﻫﺎي ﻗﺒﻞ ﻫﻢ اﺷﺎره ﺷﺪ‪ ،‬ﮔﺮوهﺑﻨﺪي ﺗﺎ ﺟﺎﻳﻲ‬
‫اداﻣﻪ ﻣﻲﻳﺎﺑﺪ ﻛﻪ زﻳﺮﮔﺮوهﻫﺎﻳﻲ ﺑﺎ ﻃﻮل ‪ 2‬ﺑﻴﺖ ﺑﻪ دﺳﺖ آﻳﻨﺪ‪ .‬در ﻣﺮﺣﻠﻪ اول‬
‫ﺿﺮب دﺳﺘﻪﻫﺎي دوﺗﺎﻳﻲ ﻃﺒﻖ اﻟﮕﻮرﻳﺘﻢ ﻣﻌﺮﻓﻲﺷﺪه ﺑﻪ دﺳﺖ ﺧﻮاﻫﺪ آﻣﺪ‪.‬‬
‫ﻣﺪار ﺷﻜﻞ ‪ 7‬ﺑﻪ اﻳﻦ ﻣﻨﻈﻮر اﺳﺘﻔﺎده ﺷﺪه اﺳﺖ‪ .‬ﺑﺮاي ﺿﺮبﻛﻨﻨﺪهﻫﺎي‬
‫‪64‬ﺑﻴﺘﻲ ﺑﻪ ﺗﻌﺪاد ‪ 45‬ﺑﻠﻮك از ﺿﺮبﻛﻨﻨﺪهﻫﺎي ‪2‬ﺑﻴﺘﻲ ﻣﻮرد ﻧﻴﺎز اﺳﺖ‪ .‬ﺷﻜﻞ‬
‫‪ -8‬اﻟﻒ‪ ،‬ﭘﻴﺎدهﺳﺎزي ﮔﻴﺖﻫﺎي ‪ AND‬در ﺳﻄﺢ ﺗﺮاﻧﺰﻳﺴﺘﻮري و ﺑﻪ ﺻﻮرت‬
‫ﻣﻌﻤﺎري ﮔﻴﺖﻫﺎي اﻧﺘﻘﺎل ﺑﻪ ﻣﻨﻈﻮر ﺑﻬﺒﻮد ﺳﺮﻋﺖ را ﻧﺸﺎن ﻣﻲدﻫﺪ‪ .‬در‬
‫ﺷﻜﻞ ‪ -8‬ب ﻳﻚ ﺳﺎﺧﺘﺎر ﺟﺪﻳﺪ و ﺳﺮﻳﻊ ﺑﺪون اﺳﺘﻔﺎده از ﻣﻌﻜﻮسﻛﻨﻨﺪه‬
‫ﺑﺮاي ﮔﻴﺖ ‪ XOR‬دو ورودي ﭘﻴﺸﻨﻬﺎد ﺷﺪه اﺳﺖ‪ .‬اﻳﻦ ﺳﺎﺧﺘﺎر ﺑﺮاي ‪XOR‬‬
‫ﺑﺴﻴﺎر ﺳﺎده اﺳﺖ و ﻛﺎر اﺻﻠﻲ را ﺗﺮاﻧﺰﻳﺴﺘﻮرﻫﺎي ‪ M1  4‬اﻧﺠﺎم ﻣﻲدﻫﻨﺪ و‬
‫ﺑﺮﺧﻼف ﺳﺎﺧﺘﺎرﻫﺎي ﻣﻌﻤﻮل از ﮔﻴﺖ ‪ NOT‬اﺳﺘﻔﺎده ﻧﺸﺪه ﻛﻪ ﺑﺎﻋﺚ ﺳﺮﻳﻊ‬
‫‪21‬‬ ‫ﺣﺴﻴﻨﻲ و ﻣﻮﺳﻲزاده‪ :‬اﻟﮕﻮرﻳﺘﻢ ﺟﺪﻳﺪ ﺿﺮب دﻳﺠﻴﺘﺎل ﺑﺎ ﺳﺮﻋﺖ ﺑﺎﻻ ﺑﺪون ﺧﻂ ﻟﻮﻟﻪ ﺑﺎ ﻗﺎﺑﻠﻴﺖ ﺑﺴﻂ آﺳﺎن‬

‫]‪b[32-63‬‬ ‫]‪a[32-63‬‬ ‫]‪b[0-31‬‬ ‫]‪a[0-31‬‬

‫‪Multiplier 32×32‬‬ ‫‪Multiplier 32×32‬‬

‫]‪a[0-31‬‬ ‫‪64 bit‬‬ ‫‪64 bit‬‬ ‫]‪a[32-63‬‬

‫‪Multiplier 32×32‬‬
‫‪Multiplier 32*32‬‬

‫{‬

‫{‬
‫‪64 bit‬‬
‫]‪b[32-63‬‬
‫‪64 bit‬‬ ‫]‪b[0-31‬‬
‫‪32 bit‬‬
‫‪GND‬‬

‫‪32 bit‬‬
‫‪ADDER 96BIT‬‬

‫ﺷﻜﻞ ‪ :4‬اﻟﮕﻮرﻳﺘﻢ ﭘﻴﺸﻨﻬﺎدي ﺑﺮاي ﺿﺮب ‪64‬ﺑﻴﺘﻲ‪.‬‬

‫‪Multiplier2×2‬‬ ‫‪a7 a6‬‬ ‫‪a5 a4‬‬ ‫‪a3 a2‬‬ ‫‪a1 a0‬‬

‫‪b7 b6‬‬ ‫‪b5 b4‬‬ ‫‪b3 b2‬‬ ‫‪b1 b0‬‬
‫‪a1‬‬ ‫‪a0‬‬ ‫‪a1‬‬ ‫‪a0‬‬
‫‪b1‬‬ ‫‪b1‬‬ ‫‪b0‬‬ ‫‪b0‬‬
‫‪AND‬‬

‫‪AND‬‬

‫‪AND‬‬

‫‪AND‬‬

‫‪stage1‬‬

‫‪AND‬‬
‫‪stage2‬‬
‫‪AND‬‬

‫‪XOR‬‬

‫‪XOR‬‬

‫ﺷﻜﻞ ‪ :5‬اﻟﮕﻮرﻳﺘﻢ ﺿﺮب ﻫﺸﺖﺑﻴﺘﻲ‪.‬‬

‫‪N× N bit Multiplier‬‬

‫ﺷﻜﻞ ‪ :7‬ﭘﻴﺎدهﺳﺎزي در ﺳﻄﺢ ﮔﻴﺖ ﺿﺮبﻛﻨﻨﺪه ‪. 2  2‬‬ ‫‪8× 8‬‬
‫‪4×4‬‬ ‫‪4×4‬‬

‫‪B‬‬ ‫‪2×2‬‬ ‫‪2×2‬‬ ‫‪2×2‬‬ ‫‪2×2‬‬

‫‪M1‬‬ ‫‪4bit‬‬ ‫‪4bit‬‬ ‫‪4bit‬‬ ‫‪4bit‬‬
‫‪A‬‬ ‫‪ADD‬‬ ‫‪ADD‬‬
‫‪A‬‬

‫‪B‬‬ ‫‪M2‬‬ ‫‪8bit‬‬ ‫‪8bit‬‬

‫‪A‬‬ ‫‪B‬‬ ‫‪ADD‬‬

‫‪M3‬‬ ‫‪M4‬‬
‫‪16bit‬‬

‫‪A‬‬ ‫‪B‬‬ ‫‪B‬‬

‫‪XOR‬‬
‫‪M5‬‬ ‫‪M6‬‬
‫‪VDD‬‬ ‫‪M1‬‬
‫‪A‬‬ ‫‪2N bit‬‬
‫‪A‬‬ ‫‪M2‬‬
‫‪M7‬‬
‫‪B‬‬ ‫‪AND‬‬
‫‪FINAL RESULT‬‬
‫‪B‬‬ ‫‪M9‬‬
‫‪GND‬‬ ‫ﺷﻜﻞ ‪ :6‬ﺳﺎﺧﺘﺎر ﭘﻴﺸﻨﻬﺎدي ﺑﺮاي ﺿﺮب ‪ N  N‬ﺑﻴﺘﻲ‪.‬‬
‫‪M8‬‬ ‫‪M3‬‬

‫ﻳﻚ ﻓﺸﺮدهﺳﺎز ‪ 3‬ﺑﻪ ‪ 2‬اﺳﺘﻔﺎده ﺷﻮد ﻛﻪ آن ﻫﻢ ﺗﺄﺧﻴﺮ اﺿﺎﻓﻲ وارد ﺧﻮاﻫﺪ‬

‫)ب(‬ ‫)اﻟﻒ(‬
‫ﺷﻜﻞ ‪ :8‬ﭘﻴﺎدهﺳﺎزي ﺳﻄﺢ ﺗﺮاﻧﺰﻳﺴﺘﻮر‪) ،‬اﻟﻒ( ‪ AND‬و )ب( ‪ XOR‬ﭘﻴﺸﻨﻬﺎدي‪.‬‬ ‫ﻛﺮد‪ .‬در اﻳﻦ روش ﻛﻪ ﭘﻴﺸﻨﻬﺎد ﺷﺪه اﺳﺖ ﻓﺸﺮدهﺳﺎز ﺑﺎ ﮔﻴﺖﻫﺎي ورودي‬
‫ﺟﻤﻊﻛﻨﻨﺪه ﻳﻜﻲ ﺷﺪه و ﺗﺄﺧﻴﺮ آن ﺣﺬف ﺷﺪه اﺳﺖ‪ .‬اﻳﻦ ﺳﻪ ﺳﻄﺮ ورودي‬
‫ﺧﺮوﺟﻲ ‪ MAJ3‬زﻣﺎﻧﻲ ﻳﻚ ﺧﻮاﻫﺪ ﺷﺪ ﻛﻪ ﺣﺪاﻗﻞ ‪ 2‬ﺗﺎ از وروديﻫﺎي‬ ‫ﻣﺴﺘﻘﻴﻤﺎً و ﺑﺪون ﻓﺸﺮدهﺷﺪن وارد ﺟﻤﻊﻛﻨﻨﺪه ﻣﻲﺷﻮﻧﺪ‪ .‬ﺑﺮ ﺧﻼف‬
‫آن ﻳﻚ ﺑﺎﺷﺪ و ﺧﺮوﺟﻲ ‪ XOR3‬زﻣﺎﻧﻲ ﻳﻚ اﺳﺖ ﻛﻪ ﺗﻌﺪاد ﻳﻚﻫﺎي‬ ‫ﺳﺎﺧﺘﺎرﻫﺎي ﻣﻌﻤﻮل ﺑﺮاي ﺟﻤﻊﻛﻨﻨﺪه از ﮔﻴﺖﻫﺎي ‪ XOR‬و ‪ MAJ‬ﺳﻪ‬
‫ورودي ﻓﺮد ﺑﺎﺷﺪ‪ .‬ﺷﻜﻞﻫﺎي ‪ -10‬اﻟﻒ و ‪ -10‬ب ﭘﻴﺎدهﺳﺎزي در ﺳﻄﺢ‬ ‫ورودي ﺑﻪ ﺟﺎي دو ورودي اﺳﺘﻔﺎده ﺷﺪه اﺳﺖ‪ P  A  B  C :‬و‬
‫ﺗﺮاﻧﺰﻳﺴﺘﻮري اﻳﻦ دو ﮔﻴﺖ را ﻧﺸﺎن ﻣﻲدﻫﺪ‪ .‬ﺑﺮاي ﭘﻴﺶﺑﻴﻨﻲ و ﺗﻮﻟﻴﺪ ﻧﻘﻠﻲ از‬ ‫) ‪ . G  MAJORITY ( A, B, C‬ﺷﻜﻞ ‪ 9‬ﺳﺎﺧﺘﺎر ﻛﻠﻲ ﺟﻤﻊﻛﻨﻨﺪه ‪6‬ﺑﻴﺘﻲ‬
‫دو ﺑﻠﻮك ﭘﻴﺶﺑﻴﻨﻲ ﻧﻘﻠﻲ )‪ (Carry_predict1, 2‬اﺳﺘﻔﺎده ﺷﺪه اﺳﺖ‪ .‬ﺑﻪ‬ ‫ﺑﻪ ﻛﺎر رﻓﺘﻪ را ﻧﺸﺎن ﻣﻲدﻫﺪ‪ .‬در ﻣﺮﺣﻠﻪ اول ﺑﻪ وﺳﻴﻠﻪ ‪ XOR‬و ‪ MAJ‬ﺳﻪ‬
‫ﻃﻮري ﻛﻪ در ﺑﻠﻮك اول ‪ C1, 2, 3‬ﺗﻮﻟﻴﺪ ﻣﻲﺷﻮﻧﺪ ﻛﻪ ‪ C1, 2‬ﺑﺮاي ﺗﻮﻟﻴﺪ‬ ‫ورودي ﺳﻴﮕﻨﺎلﻫﺎي ‪ P‬و ‪ G‬ﺗﻮﻟﻴﺪ ﻣﻲﺷﻮﻧﺪ و ﺑﻪ وﺳﻴﻠﻪ ﺑﻠﻮك ﭘﻴﺶﺑﻴﻨﻲ‬
‫ﺣﺎﺻﻞﺟﻤﻊ ‪ S1, 2‬و ‪ C3‬ﺑﻪ ﻋﻨﻮان ورودي ﻃﺒﻘﻪ ﺑﻌﺪي اﺳﺘﻔﺎده ﺷﺪه‬ ‫ﻧﻘﻠﻲ‪ ،‬ﺑﻴﺖﻫﺎي ﻧﻘﻠﻲ ﻣﻮرد ﻧﻈﺮ ﺗﻮﻟﻴﺪ ﻣﻲﺷﻮﻧﺪ و ﺳﺮاﻧﺠﺎم ﻧﺘﻴﺠﻪ ﺣﺎﺻﻞﺟﻤﻊ‬
‫اﺳﺖ‪ .‬راﺑﻄﻪﻫﺎي )‪ (5‬ﺗﺎ )‪ (7‬ﭼﮕﻮﻧﮕﻲ ﻣﺤﺎﺳﺒﻪ ﻫﺮ ﻛﺪام از ﺑﻴﺖﻫﺎي‬ ‫ﺑﻪ وﺳﻴﻠﻪ ‪ XOR‬دو ورودي ﺗﻮﻟﻴﺪ ﺧﻮاﻫﺪ ﺷﺪ‪.‬‬
‫ﻧﺸﺮﻳﻪ ﻣﻬﻨﺪﺳﻲ ﺑﺮق و ﻣﻬﻨﺪﺳﻲ ﻛﺎﻣﭙﻴﻮﺗﺮ اﻳﺮان‪ ،‬ب‪ -‬ﻣﻬﻨﺪﺳﻲ ﻛﺎﻣﭙﻴﻮﺗﺮ‪ ،‬ﺳﺎل ‪ ،19‬ﺷﻤﺎره ‪ ،1‬ﺑﻬﺎر ‪1400‬‬ ‫‪22‬‬

‫‪VDD‬‬ ‫‪A5‬‬ ‫‪A4‬‬ ‫‪A3‬‬ ‫‪A2‬‬ ‫‪A1‬‬ ‫‪A0‬‬

‫‪GND‬‬ ‫‪GND‬‬ ‫‪B3‬‬ ‫‪B2‬‬ ‫‪B1‬‬ ‫‪B0‬‬
‫‪GND‬‬ ‫‪GND‬‬ ‫‪C3‬‬ ‫‪C2‬‬ ‫‪C1‬‬ ‫‪C0‬‬
‫‪G2‬‬
‫‪VDD‬‬
‫‪MAJ3‬‬ ‫‪MAJ3‬‬ ‫‪MAJ3‬‬ ‫‪MAJ3‬‬ ‫‪MAJ3‬‬ ‫‪MAJ3‬‬
‫‪G1‬‬ ‫‪G1‬‬

‫‪C1‬‬ ‫‪P1‬‬ ‫‪P2‬‬ ‫‪P1‬‬

‫‪C1‬‬
‫‪C3‬‬
‫‪C2‬‬
‫‪C1‬‬ ‫‪C1‬‬ ‫‪G1‬‬ ‫‪G5‬‬ ‫‪P5‬‬ ‫‪G4‬‬ ‫‪P4‬‬ ‫‪G3‬‬ ‫‪P3‬‬ ‫‪G2‬‬ ‫‪P2‬‬ ‫‪G1‬‬ ‫‪P1‬‬ ‫‪G0‬‬ ‫‪P0‬‬
‫‪G1‬‬ ‫‪G2‬‬
‫‪Carry predict 2‬‬ ‫‪Carry predict 1‬‬
‫‪P1‬‬ ‫‪P1‬‬
‫‪C3‬‬
‫‪C5 P5‬‬ ‫‪C4 P4‬‬ ‫‪C3 P3‬‬ ‫‪C2 P2‬‬ ‫‪C1 P1‬‬ ‫‪P0‬‬

‫‪P2‬‬

‫)ب(‬ ‫)اﻟﻒ(‬ ‫‪S5‬‬ ‫‪S4‬‬ ‫‪S3‬‬ ‫‪S2‬‬ ‫‪S1‬‬ ‫‪S0‬‬

‫‪. C3‬‬ ‫ﺷﻜﻞ ‪ :11‬ﺑﻠﻮك ﭘﻴﺶﺑﻴﻨﻲ ﻧﻘﻠﻲ در ﺳﻄﺢ ﺗﺮاﻧﺰﻳﺴﺘﻮر )اﻟﻒ( ‪ C2‬و )ب(‬
‫ﺷﻜﻞ ‪ :9‬ﺟﻤﻊﻛﻨﻨﺪه ‪6‬ﺑﻴﺘﻲ‪.‬‬
‫]‪G[8-11‬‬ ‫]‪P[8-11‬‬ ‫]‪G[4-7‬‬ ‫]‪P[4-7‬‬ ‫]‪G[0-3‬‬ ‫]‪P[0-3‬‬
‫‪B‬‬ ‫‪OR‬‬

‫‪M1‬‬ ‫‪VDD‬‬ ‫‪A‬‬

‫‪A‬‬ ‫‪C‬‬ ‫‪M3‬‬
‫‪Carry predict 3‬‬ ‫‪Carry predict 2‬‬ ‫‪Carry predict 1‬‬ ‫‪M2‬‬
‫‪M9‬‬ ‫‪M1‬‬
‫‪C‬‬
‫‪B‬‬ ‫‪M10‬‬ ‫‪M2‬‬
‫‪C11,C10,C9,C8‬‬ ‫‪C7,C6,C5,C4‬‬ ‫‪C4,C3,C2,C1‬‬
‫‪C7‬‬ ‫‪C4‬‬ ‫‪M1‬‬
‫‪C0 = 0 , C1=G0‬‬ ‫‪M3‬‬ ‫‪B‬‬
‫‪A‬‬ ‫‪M2‬‬
‫‪M4‬‬
‫]‪C[8-11‬‬ ‫]‪C[4-7‬‬ ‫]‪C[1-3‬‬ ‫‪P0‬‬
‫‪C‬‬ ‫‪Majority‬‬
‫‪XOR‬‬ ‫‪XOR‬‬ ‫‪XOR‬‬ ‫‪B‬‬ ‫‪C‬‬ ‫‪A‬‬
‫‪XOR‬‬ ‫‪B‬‬
‫‪A‬‬
‫]‪S[8-11‬‬ ‫]‪S[4-7‬‬ ‫]‪S[1-3‬‬ ‫‪S0‬‬
‫‪M5‬‬ ‫‪C‬‬ ‫‪M1‬‬
‫‪B‬‬ ‫‪M2‬‬
‫ﺷﻜﻞ ‪ :12‬ﺟﻤﻊﻛﻨﻨﺪه ‪12‬ﺑﻴﺘﻲ‪.‬‬ ‫‪M6‬‬
‫‪M11‬‬ ‫‪M3‬‬
‫‪A‬‬ ‫‪B‬‬
‫‪M12‬‬ ‫‪M4‬‬

‫)‪C11  G10  P10G9  P10 P9 G8  P10 P9 P8 G7  P10 P9 P8 P7 C7 (9‬‬ ‫‪B‬‬

‫‪M7‬‬
‫‪M8‬‬ ‫‪C‬‬
‫‪M3‬‬
‫‪A‬‬

‫‪A‬‬ ‫‪AND‬‬
‫‪NN‬‬ ‫‪ 4-3‬ﺿﺮبﻛﻨﻨﺪه‬ ‫)ب(‬ ‫)اﻟﻒ(‬
‫در ﺣﺎﻟﺖ ﻛﻠﻲ ﺑﺮاي ﺿﺮبﻛﻨﻨﺪه ‪ N  N‬ﺑﻴﺘﻲ ﺑﻪ ‪ 4‬ﺑﻠﻮك از‬ ‫ﺷﻜﻞ ‪) :10‬اﻟﻒ( ‪ MAJ3‬و )ب( ‪.XOR3‬‬
‫ﺿﺮبﻛﻨﻨﺪه ‪ N 2  N 2‬ﺑﻴﺘﻲ و ﻳﻚ ﺟﻤﻊﻛﻨﻨﺪه ‪ 3 N 2‬ﺑﻴﺘﻲ ﻧﻴﺎز اﺳﺖ‪.‬‬
‫ﭘﻴﺶﺑﻴﻨﻲ ﺷﺪه را ﻧﺸﺎن ﻣﻲدﻫﺪ و ﺷﻜﻞﻫﺎي ‪ -11‬اﻟﻒ و ‪ -11‬ب ﭘﻴﺎدهﺳﺎزي‬
‫ﺑﺎ اﻓﺰاﻳﺶ ﺗﻌﺪاد ﺑﻴﺖﻫﺎي ورودي‪ ،‬ﺟﻤﻊﻛﻨﻨﺪه ﺑﺰرگﺗﺮ ﺧﻮاﻫﺪ ﺷﺪ ﭘﺲ ﺑﺎﻳﺪ‬
‫در ﺳﻄﺢ ﺗﺮاﻧﺰﻳﺴﺘﻮري آﻧﻬﺎ را ﻧﺸﺎن ﻣﻲدﻫﺪ‪ .‬دو ﺑﻠﻮك ﭘﻴﺶﺑﻴﻨﻲ ﺑﻴﺖﻫﺎي‬
‫ﺟﻤﻊﻛﻨﻨﺪه ﻣﺘﻨﺎﺳﺐ اﻧﺘﺨﺎب ﮔﺮدد ﺗﺎ ﺗﺄﺧﻴﺮي ﺑﻬﻴﻨﻪ داﺷﺘﻪ ﺑﺎﺷﻴﻢ‪ .‬ﺑﺮاي‬
‫ﻧﻘﻠﻲ دﻗﻴﻘﺎً ﻣﺸﺎﺑﻪ ﻫﻢ ﻫﺴﺘﻨﺪ و در ﻫﺮ دوي آﻧﻬﺎ ﻣﺪارﻫﺎي ﺷﻜﻞ ‪ 11‬ﺑﻪ ﻛﺎر‬
‫ﺟﻤﻊﻛﻨﻨﺪهﻫﺎي ﺑﺰرگ )ﻣﻌﻤﻮﻻً ﺑﻴﺸﺘﺮ از ‪ 16‬ﺑﻴﺖ( ﺑﺎ ﺳﺎﺧﺘﺎر ‪ CLA‬ﺗﺄﺧﻴﺮ‬
‫ﮔﺮﻓﺘﻪ ﺷﺪهاﻧﺪ‬
‫ﺟﻤﻊﻛﻨﻨﺪه ﺑﺴﺘﮕﻲ ﺑﻪ ﻣﺴﻴﺮ ﮔﺬر ﻧﻘﻠﻲ از ﺑﻴﻦ ﺑﻠﻮكﻫﺎي ﭘﻴﺶﺑﻴﻨﻲ آن دارد‪.‬‬
‫‪C1  G0‬‬ ‫)‪(5‬‬
‫ﺑﺮاي ﻛﺎﻫﺶ ﺗﺄﺧﻴﺮ ﻣﻲﺗﻮان از ﺳﺎﺧﺘﺎرﻫﺎي درﺧﺘﻲ ﭘﻴﺶﺑﻴﻨﻲ ﻧﻘﻠﻲ اﺳﺘﻔﺎده‬
‫ﻛﺮد ﻛﻪ در آﻧﻬﺎ ﺗﺄﺧﻴﺮ ﺑﻪ ﺻﻮرت ‪ log 2 N‬رﺷﺪ ﺧﻮاﻫﺪ ﻛﺮد‪ .‬روشﻫﺎي‬ ‫‪C2  G1  PC‬‬
‫‪1 1  G1  PG‬‬
‫‪1 0‬‬ ‫)‪(6‬‬
‫ﻣﺨﺘﻠﻔﻲ ﺑﺮاي اﻳﻦ ﻛﺎر وﺟﻮد دارد ﻛﻪ از ﻟﺤﺎظ ﺗﻌﺪاد ﮔﻴﺖﻫﺎ و ﻃﺒﻘﻪﻫﺎي ﺑﻪ‬ ‫‪C3  G2  P2 C2  G2  P2 G1  P2 PG‬‬ ‫)‪(7‬‬
‫‪1 0‬‬
‫ﻛﺎر رﻓﺘﻪ و ﺣﺪاﻛﺜﺮ ﮔﻴﺖﻫﺎﻳﻲ ﻛﻪ دراﻳﻮ ﻣﻲﻛﻨﺪ و ﺳﻴﻢﺑﻨﺪي ﺑﻴﻦ ﻃﺒﻘﻪﻫﺎ‬
‫ﻣﺘﻔﺎوت ﻫﺴﺘﻨﺪ‪ .‬از ﻣﻌﺮوفﺗﺮﻳﻦ اﻳﻦ ﺳﺎﺧﺘﺎرﻫﺎ ﻣﻲﺗﻮان ﺑﻪ ‪Brent-kung‬‬ ‫‪ 3-3‬ﺿﺮبﻛﻨﻨﺪه ‪8×8‬‬
‫]‪ [11] Sklansky ،[10‬و ‪ [12] Kogge-stone‬اﺷﺎره ﻛﺮد‪ .‬در ﺳﺎﺧﺘﺎر اول‬
‫ﺑﺮ ﻃﺒﻖ اﻟﮕﻮرﻳﺘﻢ ﻣﻌﺮﻓﻲﺷﺪه ‪ 4‬ﺑﻠﻮك از ﺿﺮبﻛﻨﻨﺪه ‪ 4×4‬و ﻳﻚ‬
‫)‪ (Brent-kung‬رﻗﻢ ﻧﻘﻠﻲ اﺑﺘﺪا در ﮔﺮوهﻫﺎي ‪2‬ﺑﻴﺘﻲ ﭘﻴﺶﺑﻴﻨﻲ ﻣﻲﺷﻮﻧﺪ و از‬
‫ﺟﻤﻊﻛﻨﻨﺪه ‪12‬ﺑﻴﺘﻲ ﺑﺮاي اﻧﺠﺎم ﺿﺮب ‪ 8×8‬ﻻزم اﺳﺖ ﺑﻪ اﻳﻦ ﻣﻌﻨﻲ ﻛﻪ ﺗﻨﻬﺎ‬
‫ﻧﺘﻴﺠﻪ آن ﺑﺮاي ﻣﺤﺎﺳﺒﻪ ﮔﺮوهﻫﺎي ‪4‬ﺑﻴﺘﻲ و ﺑﻪ دﻧﺒﺎل آن ﺑﺮاي ﮔﺮوهﻫﺎي‬
‫ﺗﺄﺧﻴﺮ ﻳﻚ ﺟﻤﻊﻛﻨﻨﺪه ‪12‬ﺑﻴﺘﻲ ﺑﻪ ﺿﺮبﻛﻨﻨﺪه ﺟﺪﻳﺪ اﺿﺎﻓﻪ ﻣﻲﺷﻮد‪ .‬ﺳﺎﺧﺘﺎر‬
‫‪8‬ﺑﻴﺘﻲ و ﺑﻪ اﻳﻦ ﺷﻴﻮه اداﻣﻪ ﺧﻮاﻫﺪ ﻳﺎﻓﺖ‪ .‬اﻳﻦ ﺳﺎﺧﺘﺎر ‪ 2 log 2 N  1‬ﻃﺒﻘﻪ‬
‫ﺟﻤﻊﻛﻨﻨﺪه اﻳﻦ ﻃﺒﻘﻪ ﺷﺒﻴﻪ ﻃﺒﻘﻪ ﻗﺒﻞ اﺳﺖ ﺑﺎ اﻳﻦ ﺗﻔﺎوت ﻛﻪ ﺑﻪ دﻟﻴﻞ‬
‫ﺧﻮاﻫﺪ داﺷﺖ و در ﻫﺮ ﻃﺒﻘﻪ ‪ 2‬ﺑﻠﻮك دراﻳﻮ ﺧﻮاﻫﻨﺪ ﺷﺪ )ﻓﻦ اوت ‪ .(2‬در‬
‫اﻓﺰاﻳﺶ ﺗﻌﺪاد ﺑﻴﺖﻫﺎ ‪ 3‬ﺑﻠﻮك ﭘﻴﺶﺑﻴﻨﻲ ﻧﻘﻠﻲ اﺳﺘﻔﺎده ﺷﺪه و ﻫﺮ ﻛﺪام از‬
‫ﺳﺎﺧﺘﺎر دوم ﺑﺎ ﻣﺤﺎﺳﺒﻪ ﮔﺮوهﻫﺎي ﺑﺰرگﺗﺮ ﺗﻌﺪاد ﻃﺒﻘﻪﻫﺎ ﺑﻪ ‪log 2 N‬‬
‫ﺑﻠﻮكﻫﺎ ‪ 4‬رﻗﻢ ﻧﻘﻠﻲ ﺗﻮﻟﻴﺪي را ﭘﻴﺶﺑﻴﻨﻲ ﻣﻲﻛﻨﻨﺪ‪ .‬ﺷﻜﻞ ‪ 12‬ﺳﺎﺧﺘﺎر اﻳﻦ‬
‫ﻛﺎﻫﺶ ﺧﻮاﻫﺪ ﻳﺎﻓﺖ وﻟﻲ اﻳﻦ ﻛﺎر ﺑﺎ ﻫﺰﻳﻨﻪ دو ﺑﺮاﺑﺮ ﺷﺪن ﺗﻌﺪاد ﺑﻠﻮكﻫﺎﻳﻲ‬
‫ﺟﻤﻊﻛﻨﻨﺪه را ﻧﺸﺎن ﻣﻲدﻫﺪ‪ .‬ﻫﺮ ﻛﺪام از ﺳﻴﮕﻨﺎلﻫﺎي ‪، C 6 ، C5 ، C 3 ، C2‬‬
‫ﻛﻪ در ﻫﺮ ﻃﺒﻘﻪ دراﻳﻮ ﻣﻲﺷﻮﻧﺪ اﻧﺠﺎم ﺧﻮاﻫﺪ ﮔﺮﻓﺖ و اﻳﻦ ﺑﺮاي‬
‫‪ C 8‬و ‪ C9‬ﺑﻪ وﺳﻴﻠﻪ ﻣﺪارﻫﺎي ﻣﻌﺮﻓﻲﺷﺪه در ﺷﻜﻞ ‪ -11‬اﻟﻒ و ‪ -11‬ب‬
‫ﺟﻤﻊﻛﻨﻨﺪهﻫﺎي ﺑﺰرگ‪ ،‬ﺗﺄﺧﻴﺮ ﺑﻴﺸﺘﺮ و اﺳﺘﻔﺎده از ﺑﺎﻓﺮﻫﺎي ﺑﺰرگﺗﺮ را ﺑﻪ‬
‫ﺗﻮﻟﻴﺪ ﻣﻲﺷﻮﻧﺪ و ﺳﻴﮕﻨﺎلﻫﺎي ‪ C4 , 7 ,10‬ﺑﻪ وﺳﻴﻠﻪ )‪ (8‬ﺗﻌﺮﻳﻒ ﻣﻲﺷﻮﻧﺪ و‬
‫ﻫﻤﺮاه ﺧﻮاﻫﺪ داﺷﺖ‪ .‬در ﺳﺎﺧﺘﺎر ﺳﻮم )‪ (kogge-stone‬ﺗﻌﺪاد ﻃﺒﻘﻪﻫﺎ‬
‫ﺗﻮﺳﻂ ﻣﺪار ﺷﻜﻞ ‪ -13‬اﻟﻒ ﺗﻮﻟﻴﺪ ﺧﻮاﻫﻨﺪ ﺷﺪ و ﺳﻴﮕﻨﺎل ‪ C11‬ﺑﻪ وﺳﻴﻠﻪ )‪(9‬‬
‫‪ log 2 N‬و ﺑﻠﻮكﻫﺎﻳﻲ ﻛﻪ ﺑﺎﻳﺪ دراﻳﻮ ﺷﻮﻧﺪ ‪ 2‬اﺳﺖ وﻟﻲ ﺑﺎ ﻫﺰﻳﻨﻪ‬
‫ﺗﻌﺮﻳﻒ ﺧﻮاﻫﺪ ﺷﺪ و ﺗﻮﺳﻂ ﻣﺪار ﺷﻜﻞ ‪ -13‬ب ﭘﻴﺶﺑﻴﻨﻲ ﻣﻲﺷﻮد‬
‫ﺳﻴﻢﺑﻨﺪي ﻃﻮﻻﻧﻲ ﻫﻤﺮاه اﺳﺖ‪ .‬ﺑﻪ ﻃﻮر ﺧﻼﺻﻪ در ﺳﺎﺧﺘﺎر اول ﺗﻌﺪاد‬
‫‪C4 , 7 ,10  G3 , 6 , 9  P3 , 6 , 9 G2, 5, 8  P3 , 6 , 9 P2, 5, 8 G1, 4 , 7‬‬
‫ﻃﺒﻘﻪﻫﺎي زﻳﺎد‪ ،‬در ﺳﺎﺧﺘﺎر دوم ﺗﻌﺪاد ﺑﻠﻮكﻫﺎي دراﻳﻮﺷﺪه ﺑﻴﺸﺘﺮ و در‬ ‫)‪(8‬‬
‫‪ P3 , 6 , 9 P2 ,5, 8 P1, 4 , 7 C1, 4 , 7‬‬
‫ﺳﺎﺧﺘﺎر ﺳﻮم ﺳﻴﻢﺑﻨﺪيﻫﺎي ﻃﻮﻻﻧﻲ ﺧﻮاﻫﻴﻢ داﺷﺖ‪ .‬در اﻳﻦ ﻣﻘﺎﻟﻪ ﺑﻪ ﻋﻠﺖ‬
‫‪23‬‬ ‫ﺣﺴﻴﻨﻲ و ﻣﻮﺳﻲزاده‪ :‬اﻟﮕﻮرﻳﺘﻢ ﺟﺪﻳﺪ ﺿﺮب دﻳﺠﻴﺘﺎل ﺑﺎ ﺳﺮﻋﺖ ﺑﺎﻻ ﺑﺪون ﺧﻂ ﻟﻮﻟﻪ ﺑﺎ ﻗﺎﺑﻠﻴﺖ ﺑﺴﻂ آﺳﺎن‬

‫‪VDD‬‬ ‫‪VDD‬‬
‫‪G3‬‬
‫‪G4‬‬

‫‪G3‬‬
‫‪G2‬‬
‫‪G2‬‬

‫‪G1‬‬
‫‪G1‬‬

‫‪C1‬‬ ‫‪P1‬‬ ‫‪P2‬‬ ‫‪P3‬‬ ‫‪P4‬‬

‫‪C1‬‬ ‫‪P1‬‬ ‫‪P2‬‬ ‫‪P3‬‬
‫‪Ci+1‬‬ ‫‪Ci‬‬
‫‪C1‬‬
‫‪G1‬‬ ‫‪G2‬‬ ‫‪G3‬‬ ‫‪G4‬‬ ‫‪C1‬‬
‫‪G1‬‬ ‫‪G2‬‬ ‫‪G3‬‬
‫‪P1‬‬
‫‪P1‬‬
‫‪P2‬‬

‫‪P2‬‬
‫‪P3‬‬

‫‪P4‬‬ ‫‪P3‬‬

‫)ب(‬ ‫)اﻟﻒ(‬
‫و )ب( ‪. Ci1‬‬ ‫‪Ci‬‬ ‫ﺷﻜﻞ ‪ :13‬ﭘﻴﺎدهﺳﺎزي ﻣﺪارﻫﺎي ﭘﻴﺶﺑﻴﻨﻲ ﺑﻴﺖ ﻧﻘﻠﻲ در ﺳﻄﺢ ﺗﺮاﻧﺰﻳﺴﺘﻮري‪) ،‬اﻟﻒ(‬

‫‪A11‬‬ ‫‪A10‬‬ ‫‪A9‬‬ ‫‪A8‬‬ ‫‪A7‬‬ ‫‪A6‬‬ ‫‪A5‬‬ ‫‪A4‬‬ ‫‪A3‬‬ ‫‪A2‬‬ ‫‪A1‬‬ ‫‪A0‬‬
‫‪B11‬‬ ‫‪B10‬‬ ‫‪B9‬‬ ‫‪B8‬‬ ‫‪B7‬‬ ‫‪B6‬‬ ‫‪B5‬‬ ‫‪B4‬‬ ‫‪B3‬‬ ‫‪B2‬‬ ‫‪B1‬‬ ‫‪B0‬‬
‫‪C11‬‬ ‫‪C10‬‬ ‫‪C9‬‬ ‫‪C8‬‬ ‫‪C7‬‬ ‫‪C6‬‬ ‫‪C5‬‬ ‫‪C4‬‬ ‫‪C3‬‬ ‫‪C2‬‬ ‫‪C1‬‬ ‫‪C0‬‬

‫‪MAJ3‬‬ ‫‪MAJ3‬‬ ‫‪MAJ3‬‬ ‫‪MAJ3‬‬ ‫‪MAJ3‬‬ ‫‪MAJ3‬‬ ‫‪MAJ3‬‬ ‫‪MAJ3‬‬ ‫‪MAJ3‬‬ ‫‪MAJ3‬‬ ‫‪MAJ3‬‬ ‫‪MAJ3‬‬
‫‪G11‬‬ ‫‪G10‬‬ ‫‪G9‬‬ ‫‪G8‬‬ ‫‪G7‬‬ ‫‪G6‬‬ ‫‪G5‬‬ ‫‪G4‬‬ ‫‪G3‬‬ ‫‪G2‬‬ ‫‪G1‬‬ ‫‪G0‬‬

‫‪P11‬‬ ‫‪P10‬‬ ‫‪P9‬‬ ‫‪P8‬‬ ‫‪P7‬‬ ‫‪P6‬‬ ‫‪P5‬‬ ‫‪P4‬‬ ‫‪P3‬‬ ‫‪P2‬‬ ‫‪P1‬‬ ‫‪P0‬‬

‫‪10:9‬‬ ‫‪9:8‬‬ ‫‪8:7‬‬ ‫‪7:6‬‬ ‫‪6:5‬‬ ‫‪5:4‬‬ ‫‪4:3‬‬ ‫‪3:2‬‬ ‫‪2:1‬‬ ‫‪1:0‬‬

‫‪9:6‬‬ ‫‪8:5‬‬ ‫‪7:4‬‬ ‫‪6:3‬‬ ‫‪5:2‬‬ ‫‪4:1‬‬ ‫‪3:0‬‬ ‫‪2:0‬‬

‫‪6:0‬‬ ‫‪5:0‬‬ ‫‪4:0‬‬

‫‪P12‬‬ ‫‪P11‬‬ ‫‪P10‬‬ ‫‪P9‬‬ ‫‪P8‬‬ ‫‪P7‬‬ ‫‪P6‬‬ ‫‪P5‬‬ ‫‪P4‬‬ ‫‪P3‬‬ ‫‪P2‬‬ ‫‪P1‬‬

‫‪S12‬‬ ‫‪S11‬‬ ‫‪S10‬‬ ‫‪S9‬‬ ‫‪S8‬‬ ‫‪S7‬‬ ‫‪S6‬‬ ‫‪S5‬‬ ‫‪S4‬‬ ‫‪S3‬‬ ‫‪S2‬‬ ‫‪S1‬‬ ‫‪S0‬‬

‫ﺷﻜﻞ ‪ :14‬ﺟﻤﻊﻛﻨﻨﺪه ﭘﻴﺸﻨﻬﺎدي ‪ Kogge-Stone‬ﺗﻐﻴﻴﺮﻳﺎﻓﺘﻪ‪.‬‬

‫‪GARY CELL‬‬
‫ﭘﻴﺶﺑﻴﻨﻲ ﻧﻘﻠﻲ ﻣﻲﺷﻮد و ﺑﻌﺪ از ﺗﻮﻟﻴﺪ ﻧﻘﻠﻲﻫﺎي ﻣﻄﻠﻮب‪ ،‬در آﺧﺮ ﺗﻮﺳﻂ‬
‫‪AND‬‬
‫‪XOR‬ﻛﺮدن ﻧﻘﻠﻲ و ‪ P‬ﺣﺎﺻﻞ آﻣﺎده ﺧﻮاﻫﺪ ﺷﺪ‪ .‬در ﺣﺎﻟﺖ ﻣﻌﻤﻮل دو‬ ‫‪B‬‬

‫ﺳﻴﮕﻨﺎل ‪ P‬و ‪ G‬ﺗﻮﺳﻂ ﮔﻴﺖﻫﺎي دو ورودي ‪ AND‬و ‪ XOR‬ﺗﻮﻟﻴﺪ‬ ‫‪C‬‬ ‫‪M1‬‬

‫‪M2‬‬ ‫‪A‬‬

‫ﻣﻲﺷﻮﻧﺪ وﻟﻲ در اﻳﻦ ﺳﺎﺧﺘﺎر در ﻫﺮ ﻃﺒﻘﻪ ﺳﻪ ﺳﻄﺮ دﻳﺘﺎ وﺟﻮد دارد‪ .‬در‬ ‫‪B‬‬
‫‪M1‬‬
‫‪M2‬‬
‫روﺷﻲ ﺳﺎده ﻣﻲﺗﻮان اﻳﻦ ﺳﻪ ﺳﻄﺮ را ﺗﻮﺳﻂ ﻓﺸﺮدهﺳﺎز ﻓﺸﺮده ﻛﺮد و‬ ‫‪M3‬‬
‫ﺳﺮاﻧﺠﺎم وارد ﺟﻤﻊﻛﻨﻨﺪه ﺷﻮﻧﺪ ﻛﻪ ﺑﺎ اﻳﻦ ﻛﺎر ﺗﺄﺧﻴﺮ ﻓﺸﺮدهﺳﺎز ﻧﻴﺰ اﺿﺎﻓﻪ‬ ‫‪OUT‬‬ ‫‪BLACK CELL‬‬
‫‪A‬‬
‫ﻣﻲﮔﺮدد‪ .‬در ﺳﺎﺧﺘﺎر ﭘﻴﺸﻨﻬﺎدي‪ ،‬ﻓﺸﺮدهﺳﺎز ﺣﺬف ﺷﺪه و ﺳﻪ ﺳﻄﺮ ﻣﺴﺘﻘﻴﻤﺎً‬ ‫‪A‬‬
‫‪B‬‬ ‫‪GARY CELL‬‬ ‫‪Gi:j‬‬
‫‪M3‬‬ ‫‪C‬‬

‫وارد ﺟﻤﻊﻛﻨﻨﺪه ﻣﻲﺷﻮﻧﺪ و ﺑﻠﻮكﻫﺎي ‪ XOR‬و ‪ MAJ‬ﺳﻪ ورودي ﺑﺮاي‬ ‫‪VDD‬‬

‫‪M4‬‬
‫‪AND‬‬ ‫‪Pi:j‬‬
‫اﻳﻦ ﻣﻨﻈﻮر در ورودي ﺟﻤﻊﻛﻨﻨﺪه در ﻧﻈﺮ ﮔﺮﻓﺘﻪ ﺷﺪهاﻧﺪ و اﻳﻦ ﻛﺎر ﺑﺎﻋﺚ‬ ‫‪A‬‬
‫‪D‬‬

‫ﺳﺮﻳﻊﺗﺮﺷﺪن ﻋﻤﻞ ﺟﻤﻊ ﻣﻲﺷﻮد‪ .‬ﺷﻜﻞ ‪ 14‬ﺟﻤﻊﻛﻨﻨﺪه ﺗﻐﻴﻴﺮﻳﺎﻓﺘﻪ را ﻧﺸﺎن‬ ‫ﺷﻜﻞ ‪ :15‬ﺑﻠﻮكﻫﺎي ﺳﻴﺎه و ﺧﺎﻛﺴﺘﺮي ﺟﻤﻊﻛﻨﻨﺪه‪.‬‬
‫ﻣﻲدﻫﺪ‪ .‬در اﻳﻦ ﺷﻜﻞ ﺑﻠﻮكﻫﺎي ﺳﻴﺎه و ﺧﺎﻛﺴﺘﺮي ﺑﻪ ﻛﺎر ﮔﺮﻓﺘﻪ ﺷﺪهاﻧﺪ‬
‫ﻛﻪ ﻣﺪار داﺧﻠﻲ آﻧﻬﺎ در ﺳﻄﺢ ﺗﺮاﻧﺰﻳﺴﺘﻮري در ﺷﻜﻞ ‪ 15‬ﻧﻤﺎﻳﺶ داده ﺷﺪه و‬ ‫ﺗﻌﺪاد ﺑﻴﺖﻫﺎي زﻳﺎد ﺑﻪ ﺧﺼﻮص در ﻃﺒﻘﻪ آﺧﺮ و ﻣﻘﺎﻳﺴﻪ ﻧﺘﺎﻳﺞ ﺷﺒﻴﻪﺳﺎزيﻫﺎ‬
‫ﺳﺎﺧﺘﺎر آﻧﻬﺎ در اﻳﻦ ﻣﻘﺎﻟﻪ ﭘﻴﺸﻨﻬﺎد ﮔﺮدﻳﺪه اﺳﺖ‪ .‬ﺑﻠﻮكﻫﺎي ﻣﺜﻠﺜﻲ اﻳﻦ‬ ‫ﺳﺎﺧﺘﺎر ﺳﻮم اﻧﺘﺨﺎب ﺷﺪه اﺳﺖ‪ .‬در ﺳﺎﺧﺘﺎر ﺳﻮم در ورودي‪ ،‬ﺳﻠﻮلﻫﺎي‬
‫ﺳﺎﺧﺘﺎر ﺑﺎﻓﺮ ﻫﺴﺘﻨﺪ ﻛﻪ از دو اﻳﻨﻮرﺗﺮ ﭘﺸﺖ ﺳﺮ ﻫﻢ ﺗﺸﻜﻴﻞ ﺷﺪه اﺳﺖ‪.‬‬ ‫‪ G  AB‬و ‪ P  A  B‬وﺟﻮد دارﻧﺪ ﻛﻪ ﻧﺘﻴﺠﻪ آﻧﻬﺎ وارد ﺑﻠﻮكﻫﺎي‬
‫ﻧﺸﺮﻳﻪ ﻣﻬﻨﺪﺳﻲ ﺑﺮق و ﻣﻬﻨﺪﺳﻲ ﻛﺎﻣﭙﻴﻮﺗﺮ اﻳﺮان‪ ،‬ب‪ -‬ﻣﻬﻨﺪﺳﻲ ﻛﺎﻣﭙﻴﻮﺗﺮ‪ ،‬ﺳﺎل ‪ ،19‬ﺷﻤﺎره ‪ ،1‬ﺑﻬﺎر ‪1400‬‬
‫ﺿﺮبﻛﻨﻨﺪه اﺳﺖ‪ .‬ﻫﻤﺎن ﻃﻮر ﻛﻪ دﻳﺪه ﻣﻲﺷﻮد ﺧﺮوﺟﻲ دﻗﻴﻘﺎً ﻣﻨﻄﺒﻖ ﺑﺎ‬
‫ﺿﺮب اﻳﺪهآل آﻧﺎﻟﻮﮔﻲ دو ﺳﻴﮕﻨﺎل اﺳﺖ و ﻫﻴﭻ ﺧﻄﺎﻳﻲ رخ ﻧﺪاده اﺳﺖ‪ .‬ﺑﺎ‬
‫اﻳﻦ اﻟﮕﻮرﻳﺘﻢ ﺿﺮبﻛﻨﻨﺪهﻫﺎﻳﻲ ﺑﺎ ﺗﻌﺪاد ﺑﻴﺖﻫﺎي ﻣﺘﻔﺎوت ﺷﺒﻴﻪﺳﺎزي‬
‫ﺷﺪهاﻧﺪ و ﻧﺘﺎﻳﺞ ﺑﺮاي ورودي ﺑﺎ ﺗﻌﺪاد ﺑﻴﺖﻫﺎي ورودي ‪ 32 ،16 ،8 ،4 ،2‬و‬
‫‪ 64‬آورده ﺷﺪه اﺳﺖ‪ .‬ﺗﺄﺧﻴﺮ ﻣﺴﻴﺮ ﺑﺤﺮاﻧﻲ ﻫﺮ ﻛﺪام از آﻧﻬﺎ زﻣﺎﻧﻲ ﻛﻪ ﻫﻤﻪ‬
‫ﺑﻴﺖﻫﺎي ورودي ﻳﻚ ﻫﺴﺘﻨﺪ در ﺷﻜﻞ ‪ 17‬ﻧﺸﺎن داده ﺷﺪه اﺳﺖ‪ .‬ﺑﺎ ﺗﻮﺟﻪ ﺑﻪ‬
‫اﻳﻦ ﺷﻜﻞ ﻣﺎداﻣﻲ ﻛﻪ ﻧﺘﻴﺠﻪ ﺣﺎﺻﻞﺿﺮب ﺑﻪ درﺳﺘﻲ ﺣﺎﺻﻞ ﻧﺸﺪه اﺳﺖ‪،‬‬
‫ﺑﻴﺖﻫﺎي ﺧﺮوﺟﻲ ﺗﻐﻴﻴﺮ ﻣﻲﻛﻨﻨﺪ‪ .‬ﺑﺎ ﺗﻮﺟﻪ ﺑﻪ اﻳﻦ ﺷﻜﻞ ﻣﻘﺪار ﺗﺄﺧﻴﺮ ﺑﺮاي‬
‫ﺿﺮبﻛﻨﻨﺪهﻫﺎي ‪ 32 ،16 ،8 ،4 ،2‬و ‪ 64‬در ﭘﺮوﺳﺲ ‪ 180‬ﻧﺎﻧﻮﻣﺘﺮ ﺑﻪ ﺗﺮﺗﻴﺐ‬
‫ﺑﺮاﺑﺮ ﺑﺎ ‪ 2/1 ،1/25 ،0/67 ،0/32‬و ‪ 4/2‬ﻧﺎﻧﻮﺛﺎﻧﻴﻪ ﻣﻲﺑﺎﺷﺪ‪ .‬اﻳﻦ ﻧﺘﺎﻳﺞ‬
‫ﻣﺴﺘﺨﺮج از ﺷﺒﻴﻪﺳﺎزي ﺑﻌﺪ از ‪ Layout‬ﻣﻲﺑﺎﺷﻨﺪ‪ .‬ﺑﻌﻀﻲ از ﻣﻘﺎدﻳﺮ در اﻳﻦ‬
‫‪24‬‬
‫ﺷﻜﻞ ‪ :16‬ﺗﺴﺖ ﺿﺮبﻛﻨﻨﺪه ﺑﺎ ‪.HSPICE‬‬
‫ﺷﻜﻞ ‪ :17‬ﺗﺄﺧﻴﺮ ﺿﺮبﻛﻨﻨﺪه ﺑﺮاي ﺗﻌﺪاد ﺑﻴﺖﻫﺎي ﻣﺨﺘﻠﻒ‪.‬‬
‫‪ -4‬ﻧﺘﺎﻳﺞ ﺷﺒﻴﻪﺳﺎزيﻫﺎي ‪POST-LAYOUT‬‬
‫ﺑﺮاي ﺷﺒﻴﻪﺳﺎزي ﺿﺮبﻛﻨﻨﺪه ﭘﻴﺸﻨﻬﺎدي دو ﺳﻴﮕﻨﺎل آﻧﺎﻟﻮگ ﺳﻴﻨﻮﺳﻲ ﺑﺎ‬
‫ﻓﺮﻛﺎﻧﺲ و داﻣﻨﻪ ﻣﺘﻔﺎوت در ﻧﻈﺮ ﮔﺮﻓﺘﻪ ﺷﺪه اﺳﺖ‪ .‬اﻳﻦ دو ﺳﻴﮕﻨﺎل آﻧﺎﻟﻮگ‬
‫ﺑﻪ وﺳﻴﻠﻪ ﻣﺒﺪل آﻧﺎﻟﻮگ ﺑﻪ دﻳﺠﻴﺘﺎل ‪ ADC‬ﺑﺎ ﻓﺮﻛﺎﻧﺲ ﻧﻤﻮﻧﻪﺑﺮداري‬
‫ﻣﺸﺨﺺ دﻳﺠﻴﺘﺎﻟﻲ ﻣﻲﺷﻮﻧﺪ و ﺑﻪ ﻋﻨﻮان ورودي ﺑﻪ ﺿﺮبﻛﻨﻨﺪه ﭘﻴﺸﻨﻬﺎدي‬
‫اﻋﻤﺎل ﻣﻲﺷﻮﻧﺪ‪ .‬ﺧﺮوﺟﻲ ﺿﺮبﻛﻨﻨﺪه ﺑﻪ وﺳﻴﻠﻪ ﻣﺒﺪل دﻳﺠﻴﺘﺎل ﺑﻪ آﻧﺎﻟﻮگ‬
‫‪ DAC‬ﺑﺎ ﻓﺮﻛﺎﻧﺲ ﻧﻤﻮﻧﻪﺑﺮداري ﺑﺮاﺑﺮ ﺑﺎ ‪ ADC‬ورودي ﺑﻪ ﺣﺎﻟﺖ آﻧﺎﻟﻮگ‬
‫ﺗﺒﺪﻳﻞ ﻣﻲﺷﻮد و ﺑﺎ ﺿﺮب اﻳﺪهآل دو ﺳﻴﮕﻨﺎل آﻧﺎﻟﻮگ ﺳﻴﻨﻮﺳﻲ ﻣﻘﺎﻳﺴﻪ‬
‫ﻣﻲﮔﺮدد‪ .‬ﺷﻜﻞ ‪ 16‬ﻋﻤﻠﻜﺮد ﺻﺤﻴﺢ اﻳﻦ ﺿﺮبﻛﻨﻨﺪه را ﻧﺸﺎن ﻣﻲدﻫﺪ‪ .‬اﮔﺮ‬
‫ﭘﺮش در ﺧﺮوﺟﻲ ‪ DAC‬وﺟﻮد داﺷﺘﻪ ﺑﺎﺷﺪ ﻧﺸﺎن از ﻋﻤﻠﻜﺮد ﻧﺎدرﺳﺖ‬
‫‪25‬‬ ‫ﺣﺴﻴﻨﻲ و ﻣﻮﺳﻲزاده‪ :‬اﻟﮕﻮرﻳﺘﻢ ﺟﺪﻳﺪ ﺿﺮب دﻳﺠﻴﺘﺎل ﺑﺎ ﺳﺮﻋﺖ ﺑﺎﻻ ﺑﺪون ﺧﻂ ﻟﻮﻟﻪ ﺑﺎ ﻗﺎﺑﻠﻴﺖ ﺑﺴﻂ آﺳﺎن‬

‫ﺗﻌﺪاد ﺑﻠﻮكﻫﺎي ﻣﻮازي‪ ،‬درﺻﺪ ﺑﻬﺒﻮد ﺳﺮﻋﺖ اﻟﮕﻮرﻳﺘﻢ ﭘﻴﺸﻨﻬﺎدي ﺑﻴﺸﺘﺮ‬

‫ﻣﻲﺷﻮد‪ .‬در ﺟﺪول ﻣﻘﺎﻳﺴﻪ ﺑﺮاي اﻳﻦ ﻛﻪ ﻣﻘﺪار ﺗﻮان ﻣﺼﺮﻓﻲ و ﻣﺴﺎﺣﺖ‬
‫ﺳﺎﺧﺘﺎر ﭘﻴﺸﻨﻬﺎدي ﻫﻢ ﻣﺤﻚ زده ﺷﻮد ﺑﻌﻀﻲ از ﺳﺎﺧﺘﺎرﻫﺎي ﺑﺎ ﺗﻮان‬
‫ﻣﺼﺮﻓﻲ ﭘﺎﻳﻴﻦ ﻫﻢ آورده ﺷﺪه اﺳﺖ‪.‬‬

‫‪ -5‬ﻧﺘﻴﺠﻪﮔﻴﺮي‬
‫در اﻳﻦ ﻣﻘﺎﻟﻪ ﻳﻚ اﻟﮕﻮرﻳﺘﻢ ﺿﺮب ﺑﺎ ﺳﺮﻋﺖ ﺑﺎﻻ‪ ،‬ﺗﻮان ﻣﺼﺮﻓﻲ ﭘﺎﻳﻴﻦ‪،‬‬
‫ﺑﺪون ﺧﻂ ﻟﻮﻟﻪ و ﺑﺎ ﻣﺴﺎﺣﺖ ﺳﻴﻠﻴﻜﻮن ﻣﺼﺮﻓﻲ ﻣﻨﺎﺳﺐ اراﺋﻪ ﺷﺪه اﺳﺖ‪.‬‬
‫ﻫﻤﭽﻨﻴﻦ در ﺑﻠﻮكﻫﺎي اﺳﺘﻔﺎدهﺷﺪه ﺳﺎﺧﺘﺎرﻫﺎي ﺟﺪﻳﺪي ﺑﺎ ﺳﺮﻋﺖ ﺑﺎﻻ و‬
‫ﺗﻮان ﻣﺼﺮﻓﻲ ﻛﻢ ﭘﻴﺸﻨﻬﺎد ﺷﺪهاﻧﺪ ﻛﻪ ﺷﺎﻣﻞ ﮔﻴﺖ ‪ ،XOR‬ﻳﻜﻲﻛﺮدن‬
‫ﻓﺸﺮدهﺳﺎز و ﺟﻤﻊﻛﻨﻨﺪه و ﻫﻤﭽﻨﻴﻦ ﺳﺎﺧﺘﺎر اﺻﻼحﺷﺪه درﺧﺘﻲ ﺟﻤﻊﻛﻨﻨﺪه‬
‫ﻣﻲﺑﺎﺷﺪ‪ .‬اﻳﻦ اﻟﮕﻮرﻳﺘﻢ ﺑﻪ آﺳﺎﻧﻲ ﻗﺎﺑﻞ ﺑﺴﻂ ﺑﺮاي ﺗﻌﺪاد ﺑﻴﺖﻫﺎي ﺑﺎﻻﺗﺮي‬
‫ﻧﻴﺰ اﺳﺖ و ﺑﺎ دو ﺑﺮاﺑﺮ ﺷﺪن ﺗﻌﺪاد ﺑﻴﺖﻫﺎي ورودي ﺑﻪ ﻋﻠﺖ ﻣﻮازي‬
‫ﻛﺎرﻛﺮدن ﺑﻠﻮكﻫﺎ ﺗﻨﻬﺎ ﺗﺄﺧﻴﺮ اﻧﺪﻛﻲ ﺑﻪ ﻣﺴﻴﺮ ﺑﺤﺮاﻧﻲ اﺿﺎﻓﻪ ﻣﻲﺷﻮد‪ .‬در‬
‫ﺣﻘﻴﻘﺖ ﻫﺮﭼﻪ ﺗﻌﺪاد ﺑﻴﺖﻫﺎي ورودي اﻓﺰاﻳﺶ ﻳﺎﺑﻨﺪ‪ ،‬اﻟﮕﻮرﻳﺘﻢ ﭘﻴﺸﻨﻬﺎدي‬
‫ﻛﺎراﻳﻲ ﺧﻮد را ﺑﻴﺸﺘﺮ ﻧﺸﺎن ﻣﻲدﻫﺪ‪.‬‬
‫ﺷﻜﻞ ‪ layout :18‬ﺿﺮبﻛﻨﻨﺪه ﭘﻴﺸﻨﻬﺎدي ‪64‬ﺑﻴﺘﻲ‪.‬‬
‫ﻣﺮاﺟﻊ‬
‫]‪[1‬‬ ‫‪A. D. Booth, "A signed binary multiplication technique," the‬‬
‫‪Quarterly J. of Mechanics and Applied Mathematics, vol. 4, no. 2,‬‬
‫‪pp. 236-240, 1951.‬‬
‫]‪[2‬‬ ‫‪C. S. Wallace, "A suggestion for a fast multiplier," IEEE Trans. on‬‬
‫‪Electronic Computers, vol. 13, no. 1, pp. 14-17, Feb. 1964.‬‬
‫]‪[3‬‬ ‫‪O. L. MacSorley, "High-speed arithmetic in binary computers," in‬‬
‫‪Proc. of the IRE, vol. 49, no. 1, pp. 67-91, Jan. 1961.‬‬
‫]‪[4‬‬ ‫‪D. A. Pucknell and K. Eshraghian, Basic VLSI Design: Systems and‬‬
‫‪Circuits, Prentice Hall Englewood Cliffs, New Jersey, USA, 1988.‬‬ ‫ﺷﻜﻞ ‪ :19‬ﻣﺘﻮﺳﻂ ﺟﺮﻳﺎن ﻛﺸﻴﺪهﺷﺪه از ﻣﻨﺒﻊ ﺗﻐﺬﻳﻪ‪.‬‬
‫]‪[5‬‬ ‫"‪R. Fried, "Minimizing energy dissipation in high-speed multipliers,‬‬
‫‪in Proc. of the Int. Symp. on Low Power Electronics and Design, pp.‬‬
‫‪214-219, Monterey, CA, USA, 8-20 Aug. 1997.‬‬ ‫ﺷﻜﻞ ﺑﻪ ﺻﻮرت ﺑﺎﻳﻨﺮي و ﺑﻌﻀﻲ ﺑﻪ ﺷﻜﻞ ﻫﮕﺰادﺳﻴﻤﺎل ﻧﻤﺎﻳﺶ داده‬
‫]‪[6‬‬ ‫‪H. Ghasemizadeh, E. Azadi, K. Hadidi, and A. Khoei, "A 1.6 GHz‬‬
‫‪16×16-bit low-latency pipelined booth multiplier," in Proc. 19th‬‬ ‫ﺷﺪهاﻧﺪ‪ .‬ﺷﻜﻞ ‪ layout ،18‬ﺿﺮبﻛﻨﻨﺪه ‪64‬ﺑﻴﺘﻲ را ﻧﺸﺎن ﻣﻲدﻫﺪ ﻛﻪ ﺑﺎ‬
‫‪Iranian Conf. on Electrical Engineering, ICEE'11, 6 pp., Tehran,‬‬ ‫اﺳﺘﻔﺎده از ﻧﺮماﻓﺰار ‪ Virtuoso Cadence‬و در ﭘﺮوﺳﺲ ‪ 180‬ﻧﺎﻧﻮﻣﺘﺮ‬
‫‪Iran, 17-19 May 2011.‬‬
‫]‪[7‬‬ ‫‪A. Weinberger and J. Smith, "A logic for high-speed addition," Nat.‬‬ ‫ﭘﻴﺎدهﺳﺎزي ﺷﺪه اﺳﺖ‪ .‬ﺑﺮاي اﻧﺪازهﮔﻴﺮي ﺗﻮان ﻣﺼﺮﻓﻲ‪ ،‬ﻣﺘﻮﺳﻂ ﺟﺮﻳﺎن‬
‫‪Bur. Stand. Circ, vol. 591, pp. 3-12, 1958.‬‬
‫]‪[8‬‬ ‫‪L. Morgan and D. Jarvis, "Transistor logic using current switching‬‬ ‫ﻛﺸﻴﺪهﺷﺪه از ﻣﻨﺒﻊ ﺗﻐﺬﻳﻪ ‪ 1/8‬وﻟﺘﻲ ﻣﺤﺎﺳﺒﻪ ﺷﺪه اﺳﺖ‪ .‬ﺷﻜﻞ ‪ 19‬ﻣﺘﻮﺳﻂ‬
‫'‪and routing techniques and its application to a fast 'carry‬‬ ‫ﺟﺮﻳﺎن ﻛﺸﻴﺪهﺷﺪه از ﻣﻨﺒﻊ ﺗﻐﺬﻳﻪ و در ﻫﻨﮕﺎم ﺗﺴﺖ ﺿﺮبﻛﻨﻨﺪه ‪64‬ﺑﻴﺘﻲ را‬
‫‪propagation adder," Proc. of the IEE-Part B: Electronic and‬‬
‫‪Communication Engineering, vol. 106, pp. 467-468, 1959.‬‬ ‫ﻧﺸﺎن ﻣﻲدﻫﺪ‪ .‬ﻧﺮماﻓﺰار ‪ Hspice‬ﺟﺮﻳﺎن واردﺷﺪه ﺑﻪ ﻣﻨﺒﻊ ﺗﻐﺬﻳﻪ را ﻧﻤﺎﻳﺶ‬
‫]‪[9‬‬ ‫‪M. Lehman and N. Burla, "Skip techniques for high-speed carry-‬‬
‫‪propagation in binary arithmetic units," IRE Trans. on Electronic‬‬ ‫ﻣﻲدﻫﺪ ﻛﻪ ﺑﻪ ﺻﻮرت ﻣﻨﻔﻲ ﻣﻲﺑﺎﺷﺪ‪ .‬ﺑﻌﺪ از اﻳﻦ ﻛﻪ ﻣﺪار ﺑﻪ ﺣﺎﻟﺖ ﭘﺎﻳﺪار‬
‫‪Computers, vol. 10, no. 4, pp. 691-698, Dec. 1961.‬‬ ‫ﺧﻮد رﺳﻴﺪ ﻣﺘﻮﺳﻂ ﺟﺮﻳﺎن ﻛﺸﻴﺪهﺷﺪه از ﻣﻨﺒﻊ ﺗﻐﺬﻳﻪ‪ 96 ،‬ﻣﻴﻠﻲآﻣﭙﺮ ﻣﻲﺑﺎﺷﺪ‬
‫]‪[10‬‬ ‫"‪R. P. Brent and H. T. Kung, "A regular layout for parallel adders,‬‬
‫‪IEEE Trans. on Computers, vol. 31, no. 3, pp. 260-264, Mar. 1982.‬‬ ‫ﻛﻪ ﺑﺎ ﺿﺮب در ﻣﻨﺒﻊ ﺗﻐﺬﻳﻪ ‪ 1/8‬وﻟﺘﻲ ﺗﻮان ﻣﺼﺮﻓﻲ ﺑﺮاﺑﺮ ﺑﺎ ‪ 172/8‬ﻣﻴﻠﻲوات‬
‫]‪[11‬‬ ‫‪J. Sklansky, "Conditional-sum addition logic," IRE Trans. on‬‬
‫‪Electronic Computers, vol. 9, no. 2, pp. 226-231, Jun. 1960.‬‬
‫ﺧﻮاﻫﺪ ﺷﺪ‪ .‬ﺟﺪول ‪ 1‬ﻣﻘﺎﻳﺴﻪ ﻋﻤﻠﻜﺮد اﻳﻦ ﺿﺮبﻛﻨﻨﺪه را ﺑﺎ روشﻫﺎ و‬
‫]‪[12‬‬ ‫‪P. M. Kogge and H. S. Stone, "A parallel algorithm for the efficient‬‬ ‫ﻛﺎرﻫﺎي ﻗﺒﻠﻲ در ﭘﺮوﺳﺲﻫﺎﻳﻲ ﻛﻪ ﺿﺮبﻛﻨﻨﺪه ﭘﻴﺸﻨﻬﺎدي ﭘﻴﺎدهﺳﺎزي ﺷﺪه‬
‫‪solution of a general class of recurrence equations," IEEE Trans. on‬‬
‫‪Computers, vol. 22, no. 8, pp. 786-793, Aug. 1973.‬‬ ‫اﺳﺖ ﻧﺸﺎن ﻣﻲدﻫﺪ ﻛﻪ ﮔﻮﻳﺎي ﺑﻬﺒﻮد ﻋﻤﻠﻴﺎت ﺗﻮﺳﻂ روش ﭘﻴﺸﻨﻬﺎدي‬
‫]‪[13‬‬ ‫‪H. C. Chow and I. C. Wey, "A 3.3 V 1 GHz high speed pipelined‬‬ ‫ﻣﻲﺑﺎﺷﺪ‪ .‬در ﺻﻮرت ﭘﻴﺎدهﺳﺎزي در ﭘﺮوﺳﺲﻫﺎي ﺟﺪﻳﺪﺗﺮ ﺳﺮﻋﺖ ﺑﺎز ﻫﻢ‬
‫‪booth multiplier," in Proc. IEEE Int. Symp. on Circuits and Systems,‬‬
‫‪ISCAS'02, pp. 1-1, Phoenix-Scottsdale, AZ, USA, 26-29 May 2002.‬‬ ‫اﻓﺰاﻳﺶ ﺧﻮاﻫﺪ ﻳﺎﻓﺖ‪ .‬اﻟﮕﻮرﻳﺘﻢ ﭘﻴﺸﻨﻬﺎدي در ﺗﻤﺎم ﭘﺮوﺳﺲﻫﺎ‪ ،‬ﻣﺰﻳﺖ ﺧﻮد‬
‫]‪[14‬‬ ‫‪K. H. Chen and Y. S. Chu, "A low-power multiplier with the‬‬
‫‪spurious power suppression technique," IEEE Trans. on Very Large‬‬ ‫را ﻧﺴﺒﺖ ﺑﻪ ﺳﺎﻳﺮ اﻟﮕﻮرﻳﺘﻢﻫﺎ ﺑﻪ ﻟﺤﺎظ ﺳﺮﻋﺖ و ﺗﻮان ﻣﺼﺮﻓﻲ ﻧﺸﺎن‬
‫‪Scale Integration (VLSI) Systems, vol. 15, no. 7, pp. 846-850,‬‬ ‫ﻣﻲدﻫﺪ‪ .‬ﺑﺮاي اﻳﻦ ﻛﻪ ﺑﺘﻮان ﺑﻪ ﺷﻜﻞ ﻣﻨﺼﻔﺎﻧﻪاي ﻣﻘﺎﻳﺴﻪ را اﻧﺠﺎم داد‪،‬‬
‫‪Jul. 2007.‬‬
‫]‪[15‬‬ ‫‪A. Saha, D. Pal, and M. Chandra, "Low-power 6-GHz wave-‬‬ ‫ﻣﻮاردي ﻛﻪ اﻧﺘﺨﺎب ﺷﺪهاﻧﺪ ﺑﺎ ﺳﺎﺧﺘﺎرﻫﺎي ﻣﺘﻔﺎوت ﺑﺎ ﺳﺎﺧﺘﺎر ﭘﻴﺸﻨﻬﺎدي‪ ،‬از‬
‫‪pipelined 8b×8b multiplier," IET Circuits, Devices & Systems, vol. 7,‬‬
‫‪no. 3, pp. 124-140, May 2013.‬‬
‫ﭘﺮوﺳﺲﻫﺎﻳﻲ ﻫﺴﺘﻨﺪ ﻛﻪ ﺿﺮبﻛﻨﻨﺪه ﭘﻴﺸﻨﻬﺎدي در آن ﭘﺮوﺳﺲ ﭘﻴﺎدهﺳﺎزي‬
‫]‪[16‬‬ ‫‪Z. Huang and M. D. Ercegovac, "High-performance low-power left-‬‬ ‫ﺷﺪه اﺳﺖ‪ .‬در ﺗﻤﺎم ﻋﺮض ﺑﻴﺖﻫﺎي ورودي‪ ،‬ﺳﺮﻋﺖ ﺿﺮبﻛﻨﻨﺪه ﭘﻴﺸﻨﻬﺎدي‬
‫‪to-right array multiplier design," IEEE Trans. on Computers, vol. 54,‬‬
‫‪no. 3, pp. 272-283, 2005.‬‬ ‫ﺑﻴﺸﺘﺮ اﺳﺖ وﻟﻲ در ﻣﻮرد ﺗﻮان ﻣﺼﺮﻓﻲ و ﻣﺴﺎﺣﺖ ﻣﻮارد ﻛﻤﺘﺮ و ﺑﻴﺸﺘﺮ از‬
‫]‪[17‬‬ ‫‪S. R. Kuang, J. P. Wang, and C. Y. Guo, "Modified booth multipliers‬‬ ‫ﺿﺮبﻛﻨﻨﺪه ﭘﻴﺸﻨﻬﺎدي در ﺟﺪول ﻣﻘﺎﻳﺴﻪ دﻳﺪه ﻣﻲﺷﻮد‪ .‬در ﺳﺎﺧﺘﺎر‬
‫‪with a regular partial product array," IEEE Trans. on Circuits and‬‬
‫‪Systems II: Express Briefs, vol. 56, no. 5, pp. 404-408, May 2009.‬‬ ‫ﭘﻴﺸﻨﻬﺎدي‪ ،‬ﭘﺎراﻣﺘﺮ اﺻﻠﻲ ﻛﻪ دﻧﺒﺎل رﺳﻴﺪن ﺑﻪ آن ﺑﻮدﻳﻢ‪ ،‬ﺗﺄﺧﻴﺮ ﺑﺴﻴﺎر ﻛﻤﺘﺮ‬
‫ﺑﻮد‪ .‬ﻫﺮﭼﻪ ﻋﺮض ﺑﻴﺖﻫﺎي ورودي ﺑﻴﺸﺘﺮ اﻓﺰاﻳﺶ ﻳﺎﺑﺪ‪ ،‬ﺑﻪ دﻟﻴﻞ اﻓﺰاﻳﺶ‬
‫ﻧﺸﺮﻳﻪ ﻣﻬﻨﺪﺳﻲ ﺑﺮق و ﻣﻬﻨﺪﺳﻲ ﻛﺎﻣﭙﻴﻮﺗﺮ اﻳﺮان‪ ،‬ب‪ -‬ﻣﻬﻨﺪﺳﻲ ﻛﺎﻣﭙﻴﻮﺗﺮ‪ ،‬ﺳﺎل ‪ ،19‬ﺷﻤﺎره ‪ ،1‬ﺑﻬﺎر ‪1400‬‬ ‫‪26‬‬

‫ﺟﺪول ‪ :1‬ﻣﻘﺎﻳﺴﻪ ﻋﻤﻠﻜﺮد ﺿﺮبﻛﻨﻨﺪه ﭘﻴﺸﻨﻬﺎدي در ﭘﺮوﺳﺲﻫﺎي ﻣﺸﺎﺑﻪ‪.‬‬

‫ﺗﻮان ﻣﺼﺮﻓﻲ )ﻣﻴﻠﻲوات(‬ ‫ﻣﺴﺎﺣﺖ )ﻣﻴﻜﺮوﻣﺘﺮ ﻣﺮﺑﻊ(‬ ‫ﺗﺄﺧﻴﺮ )ﻧﺎﻧﻮﺛﺎﻧﻴﻪ(‬ ‫ﺑﻴﺖﻫﺎي ورودي‬ ‫ﻓﻨﺎوري )ﻧﺎﻧﻮﻣﺘﺮ(‬ ‫ﻃﺮاﺣﻲ‬
‫‪100‬‬ ‫ﺑﻴﺎنﻧﺸﺪه‬ ‫‪1‬‬ ‫‪8×8‬‬ ‫‪350‬‬ ‫]‪[13‬‬
‫‪1/21‬‬ ‫‪11028‬‬ ‫‪5‬‬ ‫‪16×16‬‬ ‫‪180‬‬ ‫]‪[14‬‬
‫‪18/54‬‬ ‫ﺑﻴﺎنﻧﺸﺪه‬ ‫‪3/24‬‬ ‫‪8×8‬‬ ‫‪180‬‬ ‫]‪[15‬‬
‫‪41/72‬‬ ‫‪74590‬‬ ‫‪6/99‬‬ ‫‪32×32‬‬ ‫‪180‬‬ ‫]‪[16‬‬
‫‪15/794‬‬ ‫‪98794‬‬ ‫‪6/88‬‬ ‫‪32×32‬‬ ‫‪180‬‬ ‫]‪[17‬‬
‫‪21/38‬‬ ‫‪527620‬‬ ‫‪20‬‬ ‫‪64×64‬‬ ‫‪180‬‬ ‫]‪[18‬‬
‫‪753‬‬ ‫‪443320‬‬ ‫‪9‬‬ ‫‪64×64‬‬ ‫‪180‬‬ ‫]‪[19‬‬
‫‪0/1‬‬ ‫‪169‬‬ ‫‪0/32‬‬ ‫‪2×2‬‬
‫‪0/48‬‬ ‫‪1370‬‬ ‫‪0/67‬‬ ‫‪4×4‬‬
‫‪2/1‬‬ ‫‪6510‬‬ ‫‪1/25‬‬ ‫‪8×8‬‬ ‫اﻳﻦ ﻛﺎر‬
‫‪180‬‬
‫‪9/2‬‬ ‫‪33560‬‬ ‫‪2/1‬‬ ‫‪16×16‬‬ ‫)ﺑﻌﺪ از ‪(Layout‬‬
‫‪40/2‬‬ ‫‪149250‬‬ ‫‪3/05‬‬ ‫‪32×32‬‬
‫‪172/8‬‬ ‫‪627040‬‬ ‫‪4/2‬‬ ‫‪64×64‬‬
‫‪) 713‬ﺣﺪودي(‬ ‫‪) 254000‬ﺣﺪودي(‬ ‫‪) 5/4‬ﺣﺪودي(‬ ‫‪128×128‬‬ ‫‪180‬‬ ‫ﺗﺨﻤﻴﻦ‬
‫‪0/025‬‬ ‫‪-‬‬ ‫‪0/150‬‬ ‫‪2×2‬‬
‫‪0/115‬‬ ‫‪-‬‬ ‫‪0/295‬‬ ‫‪4×4‬‬
‫‪0/50‬‬ ‫‪-‬‬ ‫‪0/625‬‬ ‫‪8×8‬‬ ‫اﻳﻦ ﻛﺎر‬
‫‪90‬‬
‫‪2/25‬‬ ‫‪-‬‬ ‫‪1/06‬‬ ‫‪16×16‬‬ ‫)ﺷﺒﻴﻪﺳﺎزي(‬
‫‪9/7‬‬ ‫‪-‬‬ ‫‪1/53‬‬ ‫‪32×32‬‬
‫‪41/5‬‬ ‫‪-‬‬ ‫‪2/03‬‬ ‫‪64×64‬‬
‫‪) 168‬ﺣﺪودي(‬ ‫‪-‬‬ ‫‪) 2/5‬ﺣﺪودي(‬ ‫‪128×128‬‬ ‫‪90‬‬ ‫ﺗﺨﻤﻴﻦ‬

‫ﻣﺮﺗﻀﻲ ﻣﻮﺳﻲزاده در ﺳﺎل ‪ 1382‬ﻣﺪرك ﻛﺎرﺷﻨﺎﺳﻲ ﻣﻬﻨﺪﺳﻲ ﺑﺮق ﮔﺮاﻳﺶ اﻟﻜﺘﺮوﻧﻴﻚ‬
‫ﺧﻮد را از داﻧﺸﮕﺎه ﻋﻠﻢ و ﺻﻨﻌﺖ اﻳﺮان و در ﺳﺎل ‪ 1385‬ﻣﺪرك ﻛﺎرﺷﻨﺎﺳﻲ ارﺷﺪ ﻣﻬﻨﺪﺳﻲ‬
‫ﺑﺮق ﮔﺮاﻳﺶ ﻣﺪارﻫﺎي ﻣﺠﺘﻤﻊ ﺧﻮد را از داﻧﺸﮕﺎه اروﻣﻴﻪ درﻳﺎﻓﺖ ﻧﻤﻮد‪ .‬ﭘﺲ از آن ﺑﻪ دوره‬
‫دﻛﺘﺮاي ﻣﻬﻨﺪﺳﻲ ﺑﺮق ﻃﺮاﺣﻲ ﻣﺪارﻫﺎي ﻣﺠﺘﻤﻊ در داﻧﺸﮕﺎه اروﻣﻴﻪ وارد ﮔﺮدﻳﺪ و در ﺳﺎل‬
‫‪ 1392‬ﻣﻮﻓﻖ ﺑﻪ اﺧﺬ درﺟﻪ دﻛﺘﺮا در ﻣﻬﻨﺪﺳﻲ ﺑﺮق از داﻧﺸﮕﺎه ﻣﺬﻛﻮر ﮔﺮدﻳﺪ‪.‬‬
‫دﻛﺘﺮ ﻣﻮﺳﻲزاده از ﺳﺎل ‪ 1383‬ﺗﺎ ‪ 1392‬ﺑﻪ ﻋﻨﻮان ﻣﻬﻨﺪس ﻃﺮاح ﻣﺪارﻫﺎي ﻣﺠﺘﻤﻊ در‬
‫ﺷﺮﻛﺖ ﻧﻴﻤﻪﻫﺎدي اروﻣﻴﻪ ﻣﺸﻐﻮل ﺑﻪ ﻛﺎر ﺑﻮد‪ .‬از ﺳﺎل ‪ 1393‬در داﻧﺸﻜﺪه ﻣﻬﻨﺪﺳﻲ ﺑﺮق و‬
‫ﻛﺎﻣﭙﻴﻮﺗﺮ داﻧﺸﮕﺎه اروﻣﻴﻪ ﻣﺸﻐﻮل ﺑﻪ ﻓﻌﺎﻟﻴﺖ ﮔﺮدﻳﺪ و اﻳﻨﻚ ﻧﻴﺰ ﻋﻀﻮ ﻫﻴﺄت ﻋﻠﻤﻲ اﻳﻦ‬
‫داﻧﺸﻜﺪه ﻣﻲﺑﺎﺷﺪ‪ .‬زﻣﻴﻨﻪﻫﺎي ﻋﻠﻤﻲ ﻣﻮرد ﻋﻼﻗﻪ ﻧﺎمﺑﺮده ﻣﺘﻨﻮع ﺑﻮده و ﺷﺎﻣﻞ ﻣﻮﺿﻮﻋﺎﺗﻲ‬
‫ﻣﺎﻧﻨﺪ ﻃﺮاﺣﻲ ﻣﺒﺪلﻫﺎي داده ﺑﺴﻴﺎر ﺳﺮﻳﻊ‪ ،‬ﻣﺪارﻫﺎي دﻳﺠﻴﺘﺎل و آﻧﺎﻟﻮگ و ﭘﺮدازﻧﺪهﻫﺎي‬
‫ﺷﺒﻜﻪﻫﺎي ﻋﺼﺒﻲ ﻣﻲﺑﺎﺷﺪ‪.‬‬
‫‪[18] V. S. Dimitrov, K. U. Jarvinen, and J. Adikari, "Area-efficient‬‬
‫‪multipliers based on multiple-radix representations," IEEE Trans. on‬‬
‫‪Computers, vol. 60, no. 2, pp. 189-201, Feb. 2011.‬‬
‫‪[19] P. Mokrian, M. Ahmadi, G. Jullien, and W. Miller, "A‬‬
‫‪reconfigurable digital multiplier architecture," in Proc. Canadian‬‬
‫‪Conf. on Electrical and Computer Engineering. Toward a Caring‬‬
‫‪and Humane Technology, CCECE’03, vol. 1, pp. 125-128, Montreal,‬‬
‫‪Canada, 4-7 May 2003.‬‬
‫اﺑﺮاﻫﻴﻢ ﺣﺴﻴﻨﻲ ﺗﺤﺼﻴﻼت ﺧﻮد را در ﻣﻘﺎﻃﻊ ﻛﺎرﺷﻨﺎﺳﻲ و ﻛﺎرﺷﻨﺎﺳﻲ ارﺷﺪ ﻣﻬﻨﺪﺳﻲ ﺑﺮق‬
‫ﮔﺮاﻳﺶ اﻟﻜﺘﺮوﻧﻴﻚ ﺑﻪﺗﺮﺗﻴﺐ در ﺳﺎلﻫﺎي ‪ 1395‬و ‪ 1398‬از داﻧﺸﮕﺎه اروﻣﻴﻪ درﻳﺎﻓﺖ ﻛﺮد‪.‬‬
‫در دوران ﻛﺎرﺷﻨﺎﺳﻲ ارﺷﺪ ﺑﺮ روي ﻃﺮاﺣﻲ اﻧﻮاع ﻣﺪارﻫﺎي دﻳﺠﻴﺘﺎل ﺳﺮﻳﻊ و ﺑﺎ ﺗﻮان ﻛﻢ‬
‫ﺗﺤﻘﻴﻖ ﻧﻤﻮد‪.‬‬