VISOKA POSLOVNA KOLA STRUKOVNIH

STUDIJA BLACE

Seminarski rad iz predmeta:

Arhitektura I organizacija raunara

Tema:
Ciklusi na magistrali

Profesor: Student:
Dr. Jovan orevi Ili Nenad 126/08 III-4
Sadraj:

1. Uvod Magistrale..3
1.1. Podela magistrale u zavisnosti od
namene..4
1.2. Detetkcija greke I
signalizacija6
1.3. Ostali signali na
magistrali.6
2. Ciklusi na magistrali..6
2.1. Magistrale sa atomskim
ciklusima6
2.1.1. Asinhrona magistrala...7
2.1.2. Sinhrona magistrala.8
Literatura10
 1. Uvod - Magistrale

Magistrala se koristi za povezivanje dva ili veceg broja sistemskih elemenata, Ona
predstavlja skup linija(veza). Skup veza se deli od strane sistemskih elemenata, ali se
takodje koristi I od strane sistemskih elemenata za medjusobnu komunikaciju. Pojam
magistrala obicno ukazuje da se veze paralelne, pri cemu se duz istog puta prenosi po
nekoliko signala. Globalno posmatrano, sistem magistrala predstavlja skup veceg broja
magistrala koje se koriste za povezivanje razlicitih sistemskih elemenata u okviru
racunarskog sistema. Kao sto je prikazano na slici 1.1, sistem magistrala cine magistrale
koje su hijerarhiski organizovane na sledecim, razlicitim nivoima.

U/I kanal

Ploca 1

U/I kontroler
VMX magistrala

Ploca 1
VMX magistrala
VME

RAM
PRO CPU RAM PROM CPU
M

VME magistrala

VME magistrala

Slika 1.1

-Nivo ploca: na najnizem nivou je kompetentno-orijentisana magistrala definisana od strane

CPU-a I perifernih cipova. Obicno se ova magistrala zove lokalna magistrala.
-Zadnja ploca: obezbedjuje komunikaciju izmedju elemenata sistema, na nivou ploca. Zadnja
ploca je obicno realizovana kao stampana ploca sa vecim brojem identicnih konektora koji su
paralelno povezani. Svaka ploca se postavlja u svoj konektor I na taj nacin se povezuje sa
ostalim plocama. Zadnja ploca se cesto zove I majka ploca (motherboard). Definicija signala na
zadnjoj ploci obicno se ne vezuje za odredjeni tip CPU-a kao sto je to slucaj sa lokalnom
magistralom. Na trzistu danas postoji veci broj standardizovanih magistrala zadnje ploce, od
kojih su poznatije VME,Multibus I i II , Nubus, Fastbus, Futurebus I dr.

-Nivo interfejsa: ovim tipovima magistrala ostvaruje se komunikacioni put izmedju U/I uredjaja
(diskovi, stampaci I drugo) I ostatak sistema. Ove magistrale obicno povezuju nezavisne sisteme
I predvidjene su za rad na vecim rastojanjima u odnosu na nivo zadnje ploce. Tipicni
predstavnici su SCCI (Small Computer System Interconnect) magistrala, GPIB (General Purpose
Interface Bus) poznate kao IEEE 488 I drugo.

Sa ciljem da se poboljsaju performanse sistema u system se ugradjuju dodatne magistrale. Kada

se zadnja ploca koristi za pribavljanje instrukcija iz memorije, a takodje I za prenos podataka
ka/iz U/I ploca, performance su cesto ogranicene od strane propusnosti magistrale, tj
maksimalnom brzinom sa kojom se mogu prenositi podaci po magistrali, Jedan od nacina da se
poboljsaju performance je da se koriste private ili lokalne, magistrale. Tipicne lokalne
memorijske magistrale si iLBX (koristi se kao Multibus), VMX (koristi se kod VME), I dr.
Alternativno, posebne U/I magistrale, kao sto su Intelova Multichannel, se mogu koristiti da
rasterete zadnju plocu od U/I aktivnosti.Poseban tip specijalizovanih magistrala se obicno koristi
za interprocesorski prenos poruka. Ovakve magistrale se obicno realizuju kao serijske I
omogucavaju prenos poruka izmedju procesorskih modula kod multi procesorskih
sistema.Tipicni predstavnici si iSSB (Multibus II) I VMS (VME).

Najveci broj magistrala se moze podeliti na sledece tri sekcije:

-adresna magistrala: specificira jednu memorijsku lokaciju ili U/I port koji komunicira sa CPU-
om,
-magistrala za podatke: koristi se za prenos podataka,
-upravljacka magistrala: upravljacki signali pomocu kojih se sinhronizuje prenos podataka.
Kod ove magistrale postoje posebne linije pomocu kojih se ragulise prioritet prekida I dodela
deljivih resursa na koriscenje, kao sto je magistrala.

1.1. Podela magistrala u zavisnosti od namene

Magistrale se mogu podeliti na namenske I nenamenske. Namenske magistrale (slika 1.2) se, kao
sto I samo ime ukazuje, koriste za obavljanje specificnih funkcija. Osnovna njihova prednost je
visoka propusnost, a nedostatak je njihov veliki broj.kada je u sistemu instaliran veci broj
magistrala, prenos se moze istovremeno ostvariti pos vim magistralama. Zbog zahteva za
ugradnju velikog broja konektora, namenske magistrale se ne koriste, kod realizacije menjih
racunarskih sistema. Nenamenske magistrale, zovu se takodje I deljive magistrale, koriste se da
obave veci broj funkcija. Na slici (1.3) CPU je povezan sa vecim brojem jedinica preko
jedinstvene deljive magistrale. Kod deljivih magistrala kapacitet brzine prenosa je manji, ali
postoji I potreba za ugradnjom arbitraznog mehanizma pomocu koga se ostvaruje zastita od
konflikata u slucaju kada dva, ili veci broj potencijalnih korisnika istovremeno zahteva dodelu
magistrale.
Magistrala za instrukcije

Magistrala za podatke

U/I magistrala

CPU Memorija za Memorija za U/I sistem

instrukcije podatke

Slika 1.2

Magistrala

Memorija CPU U/I sistem

Slika 1.3

Klasifikacija deljivih magistrala:

Deljive magistrale mozemo svrstati uzavisnosti od toga kako je izvrsena podela funkcija sistema
po plocama. Kriterijum podele moze biti tip resursa ili funkcija koji se obavlja.
1.2. Detekcija greske I signalizacija

Ako se u toku transakcije na magistrali javi greska, ona treba da se detektuje. Greske koje se
javljaju mogu biti sledeceg tipa:
-Adresna greska: adresira se nepostojeca lokacija, ili se upisuje u oblast za koju je dozvoljena
samo operacije citanje I drugo. Obicno se za detekciju ovakve greske koristi poseban hardver
(kod sinhronih magistrala generise se signal greska na magistrali-BUS ERROR). Obrada
ovakvog tipa gresaka vrsi se od strane rutine za obradu greske koja je deo operativnog sistema.
-Greska u toku prenosa podataka: ovaj tip greske se javlja u sred smetnji, preslusavanja na
vodovima ili nekorektnog rada bloka za napajanje. Obicno se za detekciju greske koristi
parnost.Ako se greska detektuje u najvecem broju slucaja ciklus se ponavlja.
-Arbitrazna greska: specificna je kod rada multiprocesorskih sistema. Mehanizam za otkrivanje
greske koristi tehniku isteka vremena (timeout) nakon cega se ukida zahtev za dodelu magistrale,
a zatim izdaje novi zahtev.Ako se I posle drugog pokusaja magistrala ne dodeli, preuzimaju se
odgovarajuce akcije, od strane lokalnog operativnog sistema gazde koji je izdao zahtev za dodelu
magistrale.

1.3. Ostali signali na magistrali

Pored signala za prenos adresa, podataka, arbitranih signala i signala prekida, magistralom se
prenose i drugi tipovi signala kao to su:

napajanje (V i masa),

inicijalizacija sistema i reset,

sistemski takt, i dr.

2. Ciklusi na magistrali

U zavisnosti od toga koliko je zauzeta magistrala prilikom ciklusa, razlikuju se magistrale sa

atomskim ciklusima I magistrale sa podeljenim ciklusima.

2.1. Magistrale sa atomskim ciklusima

U slucaju magistrale sa atomskim ciklusima postoje ciklus citanja, ciklus upisa I ciklus
prihvatanja broja ulaza, a magistrala je zauzeta sve vreme dok se realizuje prenos podataka
izmedju gazed I sluge. U zavisnosti od toga kako se utvrdjuje sta I kada gazda I sluga treba da
urade prilikom realizacije ciklusa na magistrali, razlikuju se asinhrone I sinhrone magistrale.
 2.1.1. Asinhrona magistrala

Moduli magistrale obicno rade asinhrono svaki na svoj signal takta I trajanje svakog ciklusa je
odredjeno vremenom pristupa modula sluge. Pri ciklusu citanja, gazda salje adresu na adresne
linije ABUS I signalom na upravljackoj liniji RDBUS startuje citanje u slugi. Po zavrsenom
citanju, sluga salje ocitani podatak na linije podataka DBUS I signalom na upravljackoj liniji
FCBUS gazdi signalizira da je podatak raspoloziv. Pri ciklusu upisa, gazda salje adresu na
adresne linije ABUS, podatak na linije podataka DBUS I signalom na upravljackoj liniji
WRBUS startuje upis u slugi. Po zavrsenom upisu, sluga signalom na upravljackoj liniji FCBUS
gazdi signalizira da mu adresa I podatak vise nisu potrebni. Pri ciklusu prihvatanja broja ulaza,
processor, signalom potvrde prekida inta na jednoj od linija, startuje citanje sadrzaja registra
broja ulaza u jednom od ulazno/izlaznih uredjaja. Po zavrsenom citanju, uredjaj salje ocitani
sadrzaj na linije podataka DBUS I signalom na upravljackoj liniji FCBUS procesoru signalizira
da je broj ulaza raspoloziv.
Svi moduli su preko bafera sa tri stanja povezani na adresne linije, linije podataka I upravljacke
linije magistrale. Pri tome na linije magistrale odgovarajuce sadrzaje mogu preko bafera sa tri
stanja da propustaju samo modul koji je trenutno gazda I modul koji kao sluga sa njim realizuje
ciklus na magistrali. Svi ostali uredjaji svoje bafere sa tri stanja drze u stanju visoke impedanse I
ne opterecuju linije magistrale.
Dok ne krene sa realizacijom ciklusa citanja gazda drzi adresne linije ABUS i upravljacku
liniju citanja RDBUS u stanju visoke. To isto cini I modul koji ce postati sluga sa linijama
podataka DBUS I upravljackom linijom zavrsetka ciklusa FCBUS. Gazda krece sa realizacijom
ciklusa citanja tako sto otvara bafere sa tri stanja za adresne linije ABUS I upravljacku liniju
citanja RDBUS.Na linijama ABUS je adresa lokacije, a na liniji RDBUS neaktivna vrednost
signala citanja. Sadzraj sa linija ABUS primaju svi moduli I na svojim dekoderima adresa
proveravaju da li dati sadrzaj predstavlja adresu neke od lokacija u datom modulu. Posle
vremena dovoljnog da se u svim modulima ova provera izvrsi I samo u jednom od njih formira
aktivna a u ostalima neaktivne vrednosti signala HIT, gazda postavlja liniju RDBUS na aktivnu
vrednost. Signal sa linije RDBUS primaju svi moduli, ali na njega reaguje I za dati ciklus postaje
sluga samo onaj modul u kome je signal HIT aktivan. Sluga zapocinje citanje I otvara bafere sa
tri stanja za linije podataka I upravljacku liniju citanja FCBUS.Na linijama DBUS je dok trajanje
citanje nedefinisani sadrzaj, a na liniji FCBUS neaktivna vrednost signala. Kada se u slugi zavrsi
citanje na linijama DBUS se pojavljuje ocitani sadrzaj, a na liniji FCBUS aktivna vrednost. Na
aktivnu vrednost signala FCBUS reaguje gazda I upisuje sadrzaj sa linija DBUS u neki svoj
prihvatni registar podataka. Po zavrsetku upisa gazda postavlja liniju RDBUS na neaktivnu
vrednost, sto je indikacija slugi da gazdi sadrzaj sa linija DBUS vise nije potreban. Na neaktivnu
vrednost signala RDBUS reaguje sluga tako sto ukida sadrzaj sa adresnih linija DBUS I
prebacuje ove linije u stanje visoke impedance,I postavlja liniju FCBUS najpre na neaktivnu
vrednost a zatim I u stanje visoke impedance. Na neaktivnu vrednost signala FCBUS reaguje
sluga tako sto ukida sadrzaj sa adresnih linija ABUS I prebacuje ove linije u stanje visoke
impedance. Time je ciklus citanja kompletiran.
Razmena signala izmedju procesora kao gazed I nekog od uredjaja kao sluge je veoma slican kao
I za slucaj ciklusa citanja. Razlika je u tome da processor kao gazda ne koristi adresne linije
ABUS I upravljacku liniju RDBUS za realizaciju ciklusa prihvatanje broja ulaza. Umeto toga
postavljeanjem signala inta na aktivnu I neaktivnu vrednost procesor kao gazda zapocinje I
zavrsava ciklus prihvatanje broja ulaza na isti nacin kao sto to cini postavljanjem signala
RDBUS na aktivnu I neaktivnu vrednost signala inta na isti nacin na koji reaguje na aktivnu I
neaktivnu vrednost signala RDBUS u slucaju ciklusa citanja. Sluga po linijama DBUS salje broj
ulaza I postavljanjem signala FCBUS na aktivnu I neaktivnu vrednost ukazuje kada je sadrzaj na
linijama vazeci I nevazeci.
Dobra strana asinhrone magistrale je da se signali izmedju gazde I sluge razmenjuju na
identican nacin bez obzira na to koliko je vreme pristupa sluge, pa se na magistralu mogu
povezati moduli razlicitim vremenima pristupa I svakom od njih pristupati sa njegovim
vremenom pristupa. Losa strana asinhrone magistrale je da se u situacijama kada gazda I sluga
rade sa posebnim signalima takta gubi vreme prilikom razmene upravljackih signala
RDBUS,WRBUS I FCBUS.

2.1.2. Sinhrona magistrala

Moduli magistrale rade sinhrono na isti signal takta MCLK I trajanje ciklusa je fiksno. Pri
ciklusu citanja gazda salje adrese na adresne linije ABUS I aktivnom vrednoscu signala na
upravljackoj liniji RDBUS odredjuje da citanje treba da se realizuje u slugi. U ovom slucaju je
vremecitanja fiksno, tako da gazda pretpostavlja da je po isteku vremena podatak raspoloziv na
linijama podataka DBUS pa ga upisuje u neki svoj prihvatni registar podataka I uklanja adresu sa
adresnih linija ABUS.Pri ciklusu upisa, gazda salje adresu na adresne linije ABUS, podatak na
linije podataka DBUS I aktivnom vrednoscu signala na upravljackoj liniji WRBUS odredjuje da
upis treba da se realizuje u slugi. U ovom slucaju je vreme upisa fiksno, tako da gazda
pretpostavlja da je po isteku tog vremena podatak upisan u slugi I uklanja adresu sa linija ABUS
I podatak sa linija DBUS. Pri ciklusu prihvatanje broja ulaza, processor signalom potvrde
prekida inta na jednoj od linija, odredjuje da citanje sadrzaja registra broja ulaza u jednom od
ulazno/izlaznih uredjaja kao slugi treba da se realizuje. U ovom slucaju je vreme citanja broja
ulaza fiksno, tako da gazda pretpostavlja da je po isteku tog vremena podatak raspoloziv na
linijama podataka DBUS pa ga upisuje u neki svoj prihvatan registar podataka.
Svi moduli su kao I u slucaju asinhrone magistrale, preko bafera sa tri stanja, povezani na
adresne linije, linije podataka I upravljacke linije magistrale. Pri tome na linije magistrala,
odgovarajuce sadrzaje mogu, preko bafera sa tri stanja, da propustaju samo moduli koje je
trenutno gazda I modul koji kao sluga sa njim realizuje ciklus na magistrali. Svi ostali uredjaji
svoje bafere sa tri stanja drze u stanju visoke impedance I ne opterecuju linije magistrale.
I ovde se kao I u slucaju asinhrone magistrale adresa po linijama ABUS salje svim modulima
koji na svojim dekoderima adresa proveravaju da li dati sadrzaj predstavlja adresu neke od
lokacija u datom modulu. Posle vremena dovoljnog da se u svim modulima ova provera zavrsi,
samo u jednom od njih se formira aktivna, a u ostalima neaktivna vrednost signala HIT. I ovde
signal sa linije RDBUS primaju svi moduli, ali na njega reaguje I za dati ciklus postaje sluga
samo onaj modul u kome je signal HIT aktivan.
Dokne krene sa realizacijom ciklusa citanja gazda drzi adresne linije ABUS I upravljacku
liniju citanja RDBUS u stanju visoke impedanse. To isto cini I modul koji ce postati sluga sa
linijama podataka DBUS. Vreme trajanja ciklusa citanja je fiksno I zapocinje na i-ti signal takta
MCLK I zavrsava se na (j+1)-vi signal taka MCLK. Izmedju ova dva signala takta MCLK I
gazda I sluga znaju sta ko na koji signal takta MCLK treba da uradi. Gazda uvek na i-ti signal
takta otvara bafere sa tri stanja I pusta adresu na adresne linije ABUS I liniju RDBUS postavlja
na aktivnu vrednost, na (i+1)-vi signal takta liniju RDBUS postavlja na neaktivnu vrednost , na
j-ti signal takta upisuje sadrzaj sa linija podataka DBUS u neki svoj prihvatni registar podataka I
na (j+1)-vi signal takta zavrsava ciklus na magistrali tako sto adresne linije ABUS I uprravljacku
liniju citanja RDBUS postavlja u stanju visoke impedance. Svi moduli pocev od i-tod signala
takta primaju adresu I do pojave (i+1)-vog signala takta se u jednom od njih formira aktivna
vrednost signala HIT.Modul sa aktivnom vrednoscu signala na HIT na (i+1)-vi signal takta
utvrdjuje da je signal RDBUS aktivan I kao sluga krece sa citanjem, najkasnije do(i+1)-og
signala takta pusta procitani sadrzaj na linije podataka DBUS I na (j+1)-vi signal takta zavrsava
ciklus na magistrali,tako sto sto linije podataka DBUS postavlja u stanje visoke impedance.
Razmena signala izmedju procesora kao gazde I nekog od uredjaja kao sluge je veoma slicna
kao I za slucaj ciklusa citanja. Razlika je u tome da processor kao gazda ne koristi adresne linije
ABUS I upravljacku liniju RDBUS za realizaciju ciklusa prihvatanje broja ulaza, vec samo liniju
inta, dok sluga kao I u siklusu citanja salje broj ulaza po linijama DBUS.
Dobra strana sinhrone magistrale je zbog toga sto gazda I sluga rade sinhrono sa istim
signalom takta I sto je fiksirano sta gazda I sta sluga rade na odredjene signale takta, ne gubi
vreme za razmenu upravljackih signala izmedju gazde I sluge. Losa strana sinhrone magistrale
moze da bude fiksno trajanje ciklusa, jer se moduli kod kojih je vreme pristupa duze od onog za
koje je magistrala projektovana ne mogu dodavati, jer se sa modulima kod kojih je vreme
pristupa krace od projektovanog vremena pristupa magistrale ciklusi realizuju sa projektovanim
vremenom pristupa magistrali.
Literatura:

1. www.pmf.ni.ac.rs/pmf/predmeti/1231/Knjiga%20.../GLAVA8.pdf
2. rti.etf.rs/rti/ef2ar/literatura/ulaz_izlaz.pdf