TRƯỜNG ĐẠI HỌC KỸ THUẬT CÔNG NGHIỆP

KHOA ĐIỆN TỬ
BỘ MÔN. KỸ THUẬT ĐIỆN TỬ

BÀI TẬP NỘP SỐ 2

KỸ THUẬT ĐIỆN TỬ SỐ

Sinh viên:
Lớp:
Giáo viên giảng dạy: TS. Nguyễn Phương Huy

Thái Nguyên – 2019

 NHẬN XÉT CỦA GIÁO VIÊN
................................................................................................................................................................................................................................
................................................................................................................................................................................................................................
................................................................................................................................................................................................................................
................................................................................................................................................................................................................................

................................................................................................................................................................................................................................

Thái Nguyên, ngày…tháng…năm 2019

GIÁO VIÊN
(Ký ghi rõ họ tên)
 CHƯƠNG 2 BÀI TẬP SỐ 2

Đề bài

1) Thiết kế mạch logic tổ hợp thực hiện trừ hai số nhị phân 32 bit từ IC 7483 và
các phần tử logic cơ bản
2) Lựa chọn các IC chuyên dụng phù hợp để mô phỏng và chứng minh hoạt động
của mạch trên phần mềm (Proteus hoặc Multisim)

Bài làm

1) Thiết kế mạch logic tổ hợp thực hiện trừ hai số nhị phân 32 bit từ IC 7483và
các phần tử logic cơ bản
Để thiết kế mạch logic tổ hợp thực hiện trừ hai số nhị phân 32 bit từ IC 7483ta sử
dụng phép cộng với số bù 2 và phải tiến hành qua các bước như sau:
- Bước 1: Xây dựng phần tử bộ cộng nửa tổng hai bit nhị phân HA (Half Adder)
- Bước 2: Xây dựng bộ cộng toàn tổng hai bit nhị phân FA (Full Adder) bằng cách
ghép 2 FA.
- Bước 3: Ghép nối bốn bộ FA theo nguyên tắc lan truyền bit nhớ, tạo thành mạch
cộng hai số nhị phân bốn bit
Sau đây là nội dung trình bày chi tiết:
Bước 1: Xây dựng phần tử bộ cộng nửa tổng hai bit nhị phân HA (Half
Adder)
Đây là bài toán thiết kế mạch logic tổ hợp. Theo trình tự thiết kế bài toán logic tổ
hợp ta có:
 Xác định đầu vào ra của bộ HA

a R
H
A
b
Hình 2.1. Sơ đồ khối HA

1
 Hình 2 .1 mô tả sơ đồ khối vào ra của HA với giả sử hai đầu vào a, b là hai bít
nhị phân cần cộng, đầu ra S là kết quả của phép cộng hai số nhị phân a, b và đầu ra R
là kết quả nhớ của phép cộng hai số nhị phân nói trên.

 Xây dựng bảng chân lý

Bảng chân lý được xây dựng dựa trên cơ sở quy tắc của phép cộng hai số
nhị phân 1 bit như sau:

a b S R
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1

 Tối giản theo phương pháp bìa Karnaugh

Do trường hợp này đơn giản nên ta có thể rút gọn được kết quả:

S  a.b  a.b  a  b
R  a.b                      

 Vẽ sơ đồ logic của mạch

Từ biểu thức đầu ra rút gọn thu được ta có sơ đồ logic của HA như Hình 2 .2.
Phần tử nửa tổng gồm một phần tử cộng môđun 2 (thực hiện phép cộng) và 1 phần tử
AND (kết quả nhớ của phép cộng)

a s

b
R

Hình 2.2. Sơ đồ logic của HA

Bước 2: Xây dựng bộ cộng toàn tổng hai bit nhị phân FA (Full Adder) bằng
cách ghép 2 FA.

2
 Phần tử toàn tổng FA được mô tả trong Hình 2 .3, gồm 3 đầu vào (hai đầu vào là
hai bit nhị phân a,b, một đầu vào kết quả nhớ của nhịp trước gửi tới Ri), 2 đầu ra (S là
kết quả của phép cộng của các bit nhị phân a, b, Ri và đầu ra Ri+1 là kết quả nhớ của
phép cộng này.

ai i
Cộng
bi Ri+1

Ri

Hình 2.3. Sơ đồ khối FA

Từ các quy ước như trên, ta có bảng chân lý và bìa Karnaugh cho các đầu ra như
sau:

S
aibi
Ri

Ri+1
aibi
Ri

Hình 2.4. Bảng chân lý và bài Karnaugh cho các đầu ra của FA

Từ bảng Karnauh trên Hình 2 .4 ta có:

S  Ri (ai bi  aibi )  Ri (ai .bi  aibi )  Ri (ai  bi )  Ri (ai  bi )  ai  bi  Ri

Ri 1  ai bi  Ri (ai bi  aibi )  aibi  Ri (ai  bi )

Từ các phương trình này ta có thể thấy rằng. Có thể xây dựng bộ FA bằng cách
ghép hai phần tử FA và thêm một cổng OR (Hình 2 .5)

3
 HA1 HA2
ai
Si

bi

Ri R i+1

Hình 2.5. Ghép nối 2 HA và một cổng OR thành FA

Bước 3: Ghép nối bốn bộ FA theo nguyên tắc lan truyền bit nhớ, tạo thành mạch
cộng hai số nhị phân bốn bit

Về nguyên tắc để thực hiện phép cộng hai số nhị phân n bít cần sử dụng n phần
tử toàn tổng. Để đơn giản cho quá trình phân tích ta xét phép cộng hai số nhị phân 4
bít: A = a3 a2 a1 a0 và B = b3 b2 b1 b0 . Phải cần đến 4 phần tử FA để thực hiện phép tính
này .

R4 R3 R2
R1
R4 S3 S2 S1
a3 b3 a2 b2 a1 bS1 a0 b0
0

FA FA R2 FA R1 FA R0
R3

R4(24) S3(23) S2(22) S1(21) S0(20)

Hình 2.6. Ghép nối 4 FA theo nguyên tắc lan truyền bít nhớ để tạo thành bộ cộng hai
số nhị phân 4 bit

4
5
2) Lựa chọn các IC chuyên dụng phù hợp để mô phỏng và chứng minh hoạt
động của mạch trên phần mềm (Proteus hoặc Multisim)

 Mô phỏng HA

X1
Half Adder
Sum (S)
U1 12V_10W
VCC GND a 6
X2
J2 NC7S86_6V 0
4
Key = A 1 U2 12V_10W
5
Carry Out (R)
3 J1 NC7S08_6V
b
0
2 Key = B

V1 V2
12V 12V
0 0

Hình 2.7. Mô phỏng HA

Hình 2 .7 minh họa sơ đồ mô phỏng việc thực hiện bộ HA bằng hai IC họ

CMOS là NC7S86 (XOR) và NC7S08 (AND) . Trạng thái của các bit vào a, b được
thiết lập giả định bởi hai khóa J2 và J1. Trong trường hợp cụ thể này, do a=0 và b=1
nên ta có S=1 và R=0. Vì vậy đèn X1 sáng và X2 tắt. Kết quả thử nghiệm cho các
trường hợp còn lại đã chứng minh mạch mô phỏng hoạt động đúng theo nguyên lý.

6
 Mô phỏng FA

Hình 2 .8 minh họa sơ đồ mô phỏng việc thực hiện bộ FA bằng hai mạch HA và
01 IC NC7S32 (OR) . Trạng thái của các bit vào a, b, Ri được thiết lập giả định bởi hai
khóa J2, J1 và J3. Trong trường hợp cụ thể này, do a=1, b=1, Ri=1 nên ta có S=11 và
R=1. Vì vậy đèn X1 sáng và X2 sáng. Kết quả thử nghiệm cho các trường hợp còn lại
đã chứng minh mạch mô phỏng hoạt động đúng theo nguyên lý.

Full Adder
X2
U1 Sum (S)
1 U2
5
VCCGND
NC7S86_6V 12V_10W
NC7S86_6V
4 U3
J2
6 U4 8 NC7S08_6V
Key = A 10
9 Carry Out (Ri+1)

J1 NC7S08_6V X1
3 B J3
U5
2 Key = B 11
A 7 Key = R 12V_10W
V1 V2 Carry in (Ri) NC7S32_6V 0
12V 12V V3
12V
0 0
0

Hình 2.8. Mô phỏng FA

7
 Mô phỏng bộ cộng 4 bit

Hình 2.9. Mô phỏng bộ trừ 4 bit dùng 4 FA

Hình 2 .9 minh họa sơ đồ mô phỏng việc thực hiện bộ trừ hai số 4 bit nhị phân A

( a3a2 a1a0 ) và B ( b3b2b1b0 ) dùng bốn bộ FA mắc theo nguyên tắc làn truyền bít nhớ.
Bốn bộ FA này được tích hợp trong IC 7483 thực hiện công hai số nhị phân 4 bit như
được minh họa trong Hình 2 .10.

8
Hình 2.10. Mô phỏng bộ trừ 32 bit dùng IC 7483