解　説　論　文

高速電子設計のための
SI/PI/EMI シミュレーション技術
— 過去，現在，そして未来 —
SI/PI/EMI Simulation Technology for High-Speed Electronic Design
― Past, Present, and Future ―

浅井秀樹 Hideki ASAI

アブストラクト　近年，電子回路の集積化技術の著しい進歩とともにシグナル／パワーインテグリティ（SI/PI）や電磁妨
害（EMI）など，多様な電気雑音問題が深刻となっている．これらの雑音は、チップ・パッケージ・ボード等の電子回
路上で予期せぬ誤動作を生じさせる要因となっており，短 TAT 化や低コスト化のため，設計段階での検出と対処が要
求されている．それゆえ，新しい電気系シミュレーション技術の開発が強く望まれている．本稿では、まず，SI/PI 及
び EMI 問題とシミュレーション技術に関するこれまでの歩みと現状を整理する．そして，高速ディジタル時代におけ
るチップ・パッケージ・ボード協調設計のための三次元シミュレーション技術や多並列シミュレーション技術に関す
る将来展望について言及する．
キーワード　シグナルインテグリティ，パワーインテグリティ，電磁妨害，チップ・パッケージ・ボード協調設計，三次
元シミュレーション，並列シミュレーション

1．はじめに
表 1　電気系シミュレーション技術の歴史的変遷　　
回路／タイミングシミュレータから SI/PI シミュレータや
近年，電子回路の集積化技術が著しく進歩したことにより，
三次元フルウエーブシミュレータへと進化してきた．
電子機器の性能も飛躍的に進歩した．一方で，電子機器の高
シミュレータ／
タイプ（年代） 利用技術
周波化により，これまで考慮されていなかった多様な雑音問 アルゴリズム
題が深刻となっている．雑音問題は，シグナルインテグリティ 標 準 的 シ ミ ュ レ ー タ SPICE, ASTAP, 陰的数値積分
（1970’ s -） etc. 疎行列技法
（SI）
，パワーインテグリティ（PI），電磁妨害（EMI）の三つの
タイミングシミュレータ SPLICE, RELAX, 緩和アルゴリズム
範ちゅうに分けることができる（1），（2）． （1980’ s -） etc.
ここで，パワーとはあるグランドに対する電源のことであ SIシミュレータ AWE, PRIMA, 回路縮退（MOR）技法
り，シグナルとは信号のことである．インテグリティとは， （1990’ s -） PACT, etc.
PI & EMI シミュレータ FDTD, LIM, etc. 三次元フルウエーブ
完全性という意味であり，したがって，パワー／シグナルイ
（2000’ s -） 技法
ンテグリティとは，電源／信号の完全性，または，品質保証
ある（3）．
というような意味となる．これらに，電磁妨害を加えた，い
SPICE は，小規模～中規模回路の解析用としてカリフォル
わゆる電気雑音に対する品質保証のための処方箋が高速伝送
ニア大学バークレー校で開発され，その後，いろいろな機関
設計の分野において極めて重要となってきている．
でその派生，あるいは，商用ツールが開発された．1970 年代
雑音対策は，雑音が電子機器や電子回路の“どこで”，“ど
末期からは，中規模～大規模回路解析のためのいわゆるタイ
のように”発生しているかを検出することから始まる．した
ミングシミュレータが開発された（4），（5）．タイミングシミュ
がって，それらの測定技術が重要である．昨今では，設計・
レータは，SPICE と比較して解析精度を多少落としてでも解
製造の短 TAT（Turn Around Time）化や低コスト化が要求され
析速度を一桁以上高速化するためのツールであり，代表的な
ており，試作と測定による手法のほか，計算機シミュレーショ
ものとして，緩和アルゴリズムを利用した SPLICE や RELAX
ンによる雑音解析と対策も強く望まれるようになっている．
が挙げられる．SPLICE においては，非線形緩和法が適用され，
信号解析等に対する電気系シミュレーション技術の歴史的
いわゆる反復タイミング解析手法について検討された．また，
変遷を表 1 に示す．信号解析のためのシミュレーションツー
RELAX では，波形緩和アルゴリズムが採用され，時間領域
ルとしては，1970 年代にその解析手法が確立された SPICE
潜在性やマルチレート積分法などの手法が研究された．
（Simulation Program with Integrated Circuit Emphasis）が著名で
1990 年代に入ると伝送信号の高速化とともに信号の遅延，
浅井秀樹 正員　静岡大学工学部システム工学科 反射，クロストークなどの SI 問題が注目されるようになっ
　E-mail hideasai@sys.eng.shizuoka.ac.jp
Hideki ASAI, Member（Faculty of Engineering, Shizuoka University, Hamamatsu- た（6）．そのため，配線の詳細なモデル化及び詳細モデルの
shi, 432-8561 Japan）
電子情報通信学会 基礎・境界ソサイエティ 効率的な解析のために利用する回路縮退（MOR: Model Order
Fundamentals Review Vol.5 No.2 pp.146–154 2011 年 10 月
© 電子情報通信学会 2011 Reduction）技術が盛んに研究された（7），（8）．また，2000 年代に

146 Fundamentals Review Vol.5 No.2


図 1　チップ・パッケージ・ボード協調設計　　回路は，チッ
プ・パッケージ・ボード協調設計システムとして考えられ，
高速伝送設計においては，多様なノイズ問題への対応が必要
となる．
入り，グランドバウンスや電磁放射等のいわゆる PI，EMI 問
題にも注力されるようになり，電源／グランドプレーンや不
要放射に関するモデル化やシミュレーション手法の研究が盛
んに行われるようになった（9），（10）．
回路は，図 1 に示されるように，チップ，パッケージ，ボー
ドからなる集積化システムであると考えられる．昨今の高性
能電子機器の設計においては，チップ・パッケージ・ボード
各レベルでの設計マージンが小さくなっており，それゆえ，
チップ・パッケージ・ボード間協調設計が必要となる
チップレベルでは，信号の遅延，反射，クロストーク，IR ドロッ
プなどが問題となる．また，パッケージレベルでは，これら
のほかにグランドバウンスが重要である．更に，ボードレベ
ルでは，電磁妨害（EMI）問題に注意を払うことが必要となる．
高周波化／高集積化に対する SI/PI/EMI 問題に対処するた
めには，配線や基板の詳細モデリングが必要である．この場
合，電源／グランドプレーンを含む回路に対して抽出される
ネットリストは，非常に大規模となる．標準的な回路シミュ
レータ SPICE のアルゴリズムの概要については，4．で述べ
るが，抽出された回路をそのまま SPICE で解析するには，し
ばしば性能不足となる．したがって，効率的なフルウエーブ
解析など，何らかの新しい方法論が要求されている．本稿で
は，昨今のチップ・パッケージ・ボード協調設計における SI/
PI/EMI 問題を整理し，それらの処方箋としてのシミュレー
ション技術の現状と将来展望について述べる．
2．SI/PI/EMI とチップ・パッケージ・
ボード協調設計
2.1　高速信号とは何か
高速信号とは，信号が高周波成分を含んでいることを意味す
る．高周波信号に対しては，回路を集中定数系だけではなく，
分布定数系として考えることがしばしば必要となる．すなわち，
回路内の配線長が信号の波長に対して短い場合は集中定数系と
して考えればよく，一方，配線長が長い場合，分布定数系とし
て考える必要がある．例えば，振幅が１ V（電圧値が＋ 1 V ～
−1 V の間で変化する．
）で周波数 1 MHz の正弦波を考える．電
Fundamentals Review Vol.5 No.2
気信号の速度を光の速度（約 3 億（= 3×108）m/s）であると考え
ると，この信号の波長 λ1MHz は，λ1MHz = 3×108/106 = 3×102 m で
ある．この信号は，300 m の伝送線路上を伝搬する場合，線路
の始端と終端の間に＋ 1 V の地点と−1 V の地点が同時に生じる
ことになる．また，この信号がプリント基板上の 3 cm の配線
上を伝搬すると考えると，波長 300 m に対して線路長が極めて
短いため，線路の両端間の電圧差は，ほとんどないと直感的に
理解できる．すなわち，時間とともに線路上の電圧値は刻々と
変化するが，線路上の座標の違いによる電圧差は無視できると
考えられる．これが，いわゆる集中定数回路である．一方，信
号が 10 GHz の場合は，どうであろうか．信号の波長 λ10 GHz は，
λ10GHz= 3×108/1010 = 0.03 m（= 3 cm）であり，したがって，3 cm
の配線上に＋ 1 V と−1 V の地点が存在していることになる．す
なわち，この場合には，線路上の位置により，電圧値が異なる
ため，分布定数線路としての振舞いを考えなければならない．
信号が正弦波である場合，配線長が信号波長の 1/10 程度
以 上 の と き（ 例 え ば，1 GHz の 正 弦 波 の 波 長 30 cm（3×1010
cm/109）に対してその 1/10（= 3 cm）以上の配線）には分布定数
としての考察が必要であるといわれている．これは，真空中
（比誘電率 1）の場合であり，FR-4 素材による基板（比誘電率
ε= 4 程度）では，信号の速度が 1/ √
ε 倍となることから更に
（1）
，
．
（2） 短い線路において考慮することが要求される．
2.2　チップ・パッケージ・ボード協調設計
一般的に，チップはシリコン基板上に作られ，更にパッケー
ジ化される．そして，それがプリント基板上に実装され，回
路システムとして動作している．すなわち，回路設計は，チッ
プ・パッケージ・ボードの協調設計システムであると考えら
れる．
1980 年代の IC レベルでの雑音設計では，トランジスタ回
路での信号遅延が主な問題であった．その後の高集積化と高
周波化に伴い，配線遅延や信号の反射，クロストーク，IR ド
ロップなどの問題が顕在化してきた．また，パッケージレ
ベルやボードレベルでの設計では，チップ内ディジタル回
路からの同時スイッチング雑音，ボード間ケーブルや寄生
素子に伴うコモンモード電流による電源／グランドバウンス
など，いわゆる PI 問題が重大な関心事となっている．更に，
これらの振舞いから発生する電磁放射による電磁妨害（EMI:
Electromagnetic Interference）問題にも注意を払う必要がある．
以上のように，チップ・パッケージ・ボードは，電源／グ
ランドレベルで共通であり，本来，これらの協調設計，協調
シミュレーションがなされるべきである．現在のボード設計
において，配線幅は 50 ～ 100 μm 程度であり，パッケージ設
計のそれは，20 ～ 30 μm である．その一方で，チップ設計
では，数十 nm オーダであり，配線幅の違いは，物理シミュレー
ション時のメッシュサイズの大きさに深く関係するため，解
析コストに重大な影響を及ぼす結果となる．したがって，チッ
プ・パッケージ・ボードの協調設計を効率的に実行できるマ
ルチレベル／マルチスケールシミュレータが必要である．し
147
かしながら，これらの要求を満足するシミュレータは，現存
せず，その実現が望まれている．

3．電気電子設計におけるモデル化と定式化

マルチレベルシミュレータにおいては，複数のレベル，領
域におけるモデル化手法とシミュレーション方式が必要であ
る．電気システムの定式化は，表 2 に示されるような幾つか
のクラスに分類される．
電気システムの中心的役割を担う電気電子回路は，ディジ
タル回路とアナログ回路に分けることができる．ディジタル
図 2　SPICE 利用の手順　　回路図，ネットリストか
回路は，トランジスタの 2 値動作を基本としており，その論 ら KCL，KVL により回路方程式が導かれ，多様な数値
理的振る舞いは，ブール代数（論理関数）で記述することがで 計算手法により，出力波形が解析される．
きる．また，アナログ回路は，抵抗，コンデンサ，コイル，
いわゆる修正節点解析（MNA: Modified Nodal Analysis）方程式
トランジスタ等のアナログ素子から構成されており，その時
が構成される．この方程式は，一般的に，大規模，スパース，
間応答は，キルヒホッフの法則に従う連立方程式として，通
非線形，そして，微分形の連立方程式であり，おおむね，式（1）
常，常微分方程式（ODEs: Ordinary Differential Equations）でモ
の形で表現される．
デル化される．ODEs によるモデルは，アナログ回路の時間
領域での応答を合理的に表現しており，回路シミュレータ
f (v&, v, u) = 0 （1）
SPICE で広く利用されてきた．
高速信号を扱う際には，配線をいわゆる伝送線路モデルと
ここで，v は節点電圧ベクトル，u は，入力電圧ベクトルで
して扱う必要がある．この場合には，線路上の位置に状態変
ある．構成された微分方程式の解析に数値積分法が利用され
数の値が依存することになり，偏微分方程式（PDEs: Partial
ることになる．
Differential Equations）としてモデル化される．10 Gbit/s 帯のよ
実際のシミュレータ内では，方程式が構成されるのではな
うな更に高速な信号を扱う際には，系を電磁界理論に従うマ
く，各要素に対応する要素値が回路行列上にスタンプされる．
クスウェル方程式でモデル化することが必要となる．
すなわち，時間微分要素においては，時間刻み幅に対する差
以上のように，高速信号伝送を伴う回路設計に対しては，
分の値が，また，非線形要素に対しては，微小な変数の変動
多様なモデル式に対応する電気動作を把握した上で設計を実
に対する関数の差分値（偏導関数の値）が回路行列上に代入さ
施すべきである．モデル化手法には，解析精度と解析コスト
れる．標準回路シミュレータでは，まず最初，時間刻み Δt
のトレードオフ問題があるため，これらのモデル化手法とシ
を用いながら数値安定性のために台形公式や後退オイラー法
ミュレーション方式を適切，かつ，巧妙に利用することが必
のような陰的数値積分法が適用され，各時間ステップで非線
要である．
形連立代数方程式（2）が導かれる．

4．電気系シミュレータの現状
f ((v t − v t −1 ) Δt , v t , u ) = 0 （2）

4.1　SPICE 系シミュレータで何ができるか
ここで，表記の簡単化のために と置くと，x に関する
代数方程式
SPICE 系シミュレータは，電子回路のアナログレベルでの
入出力の関係を数値計算により求める有力なツールであり，
f ( x) = 0 （3）
直流解析，交流解析，過渡解析などが可能である（11），（12）．
SPICE の利用手順を図 2 に示す．SPICE による過渡解析で
が得られる．この非線形連立方程式の解法に対して，ニュー
は，まず，対象回路図及びネットリストが与えられる．キル
トン・ラフソン反復公式（4）
ヒホッフの電圧則（KVL），電流則（KCL）に従い，回路方程式，
∂f
表 2　電気電子設計で利用されるモデル化と定式化　　 X = − f ( x n −1 ) for X （4）
∂x
電気システムは，多様な方程式によりモデル化される． x n = x n −1 + X
対象 モデル式 モデルレベル
ディジタル回路 論理式 回路レベル やその修正版が適用される．ここで n は，ニュートン反復回
アナログ回路 常微分方程式 数であり，
∂f
は，関数 f の変数 x に関するヤコビアン行列であ
∂x
伝送線路 偏微分方程式 実装レベル
る．その結果，各ニュートン反復において，線形代数方程式
電磁界 マクスウェル方程式

148 Fundamentals Review Vol.5 No.2

 AX = b for X
n n -1
（5）      
x =x +X

が得られる．通常，係数行列 A が疎行列であることから，LU
分解法等を利用したスパース三角化分解に基づく直接法を用
いて解かれる．ニュートン・ラフソン反復が収束した時点で，

 
1 タイムステップでの節点電圧・枝電流ベクトルが得られる．
時間刻みを進めながら以上の反復計算を行い，所望の解析時

  
刻までの過渡解析を実施する．標準的なアルゴリズムでは，    

対象回路をそのままの規模でモデル化して得られる回路方程
（a）元の回路　　　　　　（b）縮退された回路
式に行列解法に基づく直接法を使用するため，大規模回路の
解析には，大規模行列演算が必要であり，膨大なシミュレー 図 4　MOR の概念図　　能動非線形部分回路と受動線形
ション時間を要する． 部分回路間のポートに対して，ポート間の伝達関数を低
次の有理関数や極・留数モデルで高精度に近似する．結
SPICE には，高速信号の解析に必要となる伝送線路モデル
果として，大規模線形部分回路部を劇的に縮小した等価
も用意されている．例えば，信号の伝搬方向の電磁界成分を
モデルが合成される．
持たない波（TEM 波）については，電気回路の標準的なテキ
能とする．しかしながら，この方法によれば，ネットリスト
ストで解説される RLGC モデルが利用できる．そして，特性
（すなわち，回路規模）が巨大化し，それに伴い，SPICE での
インピーダンスや配線遅延を含むネットリストを記述するこ
解析において，しばしば非現実的な計算コストを必要とする．
とで，線路の不整合終端で発生する信号反射やリンギングと
この問題に対して，近年，多様な回路縮退（MOR）手法を
言った電気信号の振舞いを容易に見積もることが可能であ
用いた解析法が提案されてきた（7）,（8）,（14）．その概念を図 4 に
る．
示す．
実際の回路（基板）では，多くのビアやスリットがあるた
SPICE では MNA（修正節点解析）定式化のように全ての節
め，理想的な伝送線路モデルが利用できない場合がしばしば
点電圧と一部の枝電流を状態変数とするため，回路規模（節
である．先に述べたように，PI 問題については，電源／グラ
点数）が大きくなるに従い，回路行列と変数ベクトルが大形
ンドプレーンにおける電圧の揺れを解析することが必要であ
化する．MOR 技法に基づく解析手法では，大規模線形回路内
り，したがって，本来一定であるはずの電源／グランド自体
でプロービングするポート間の伝達関数を低次の有理関数，
をモデル化しなければならない．配線や電源／グランドの三
更には，極・留数モデルで効率的，かつ，高精度に近似する
次元形状を考慮した詳細なモデル化手法として PEEC（Partial
ことで状態変数を大幅に削減する．この方法を数学的観点か
Element Equivalent Circuits）法が広く知られている（13）．PEEC
ら見ると合同変換（Congruence Transformation）手法と考える
法によれば，図 3 に示されるように，導体部は，抵抗，コイ
ことができる．回路方程式の係数行列に対応する直交 Krykov
ルから構成される回路として，また，誘電体部は，容量素子
部分空間を求め，これを利用しながら等価な減次行列を求め
から構成される回路としてモデル化される．
る．減次行列は，元の大規模回路行列が有する支配的な極を
PEEC 法を用いることで，電源／グランドを含む三次元構
含みながら，かつ，元の行列と比べて著しく小さな次元から
造体を膨大な数の RLCG 素子を含む格子構造からなる回路と
成っている．結果として，高精度な近似を保証しながら高速
してモデル化することができ，SPICE シミュレーションを可
な解析が実現可能である．
例えば，PRIMA（Passive Reduced-order Interconnect Macromodeling
Algorithm）では，修正節点方程式に対するラプラス領域での記
述から Block Arnoldi アルゴリズムを利用しながら効率的に受動
性を保証したマクロモデルを合成する．
結果として，元の大規模線形部分回路部に対して高精度
な近似マクロモデルが合成され，SPICE のような標準回路シ
ミュレータを利用して効率的なシミュレーションが実行でき
る．MOR に基づくシミュレーションによれば，SPICE による
直接的な手法と比べて，100 ～ 1,000 倍の高速化も可能である
ことが示されている．マクロモデル合成に際しては，受動性
や因果性の保証問題が広く研究されてきた．一方で，状態変
数のモニタがポートに限られることや逆に部分回路間のポー
図 3　PEEC 法によるモデル化の概念図　　導体部，誘電体
ト数が大きい場合の効率劣化が問題となる．
部がそれぞれ，抵抗，コイル，容量からなる RLCG 等価回路
としてモデル化される．結果として，ネットリストが大規模
となる．

Fundamentals Review Vol.5 No.2 149

 4.2　三次元電磁界シミュレータで何ができるか

プリント回路基板の SI/PI 解析や不要放射の問題に対して三

次元電磁界解析も有効である．時間領域の電磁界解析手法と
して，ファラデーの法則とアンペアの法則から導かれるマク
スウェル方程式を空間的，時間的に差分化して解く時間領域
差分法（FDTD 法 : Finite-Difference Time-Domain）が広く知ら
れている（15）．また，伝送線路行列法や等価回路網法等の電磁
界・電磁波問題の等価モデルによる解析手法も紹介されてき 図 6　PC ク ラ ス タ の 構 成 概 要　　 高 性 能 PC 数 台 が 高 速
た（16），（17）. しかしながら FDTD 法は，膨大な数の微小な立方 ネットワークシステムによりつながれ，シミュレーション
体（直方体）セル（Yee のセルと呼ばれる）でメッシュ化された コントローラ，ビューワ，そして，SPICE シミュレータが
モデルが対象となり，更に，時間刻み幅の大きさがセルサイ 連結されている．

ズの大きさに依存するため，微細構造を含む対象物の解析に 本手法は，各セルの一方向の電界や磁界ごとに一変数ず
は，ばく大な計算コストが要求される．そのため，解析手法 つ計算が可能であることから，並列及び分散処理型の計算
そのものは，1960 年代に提案されたにも関わらず，実用的に 方式の採用が可能である．そこで，膨大な計算を複数の PE
活用されるまでに長い年月を要することになった．近年の計 （Processing Element）で並列分散処理するアルゴリズムの研究
算機性能の向上やネットワーク技術の進歩とともに評価が高 開発がなされてきた．我々は，以前，ソニー（株）との共同
まり，昨今では，非常に広い分野で利用されるに至っている． 研究を実施し，三次元 EMI シミュレータを構築した．ここで
FDTD 法に基づく電界，磁界の反復式を（6）に示す． は，並列分散型 FDTD 法に基づく三次元電磁界シミュレータ
BLESS について簡単に紹介する（18）．
FDTD 法においては，解析領域を幾つかの部分領域に分割
σΔt σΔt Δt Δtt
Δ ⎫ ⎫
1 − 11 −− σΔt 1 ⎫
n − ⎪ nn−− 1 ⎪
1 し，各部分領域を PE に割り当てる分散処理が有効である．
2ε n −1 2 ε ε ε 2 ⎪
E nσ==Δt E σ2Δεt+E E n −1σ++Δt ∇εσ×ΔHt ∇
n n − 1
En = E ∇ ××⎪H
2
H 2 ⎪⎪⎪ 部分領域の境界部分での電界，磁界データを両方の部分領
⎪
1 + 11 ++ σΔt 1 + 11 ++ σΔt ⎬ ⎬⎪⎬ 域で共通に保持することで，部分領域ごとに独立した計算
2ε 2
2 ε
ε 2ε 22ε
ε ⎪⎪ （6）
1 1 ⎪
n+
1 n +n1− 1
Δ t
n− 1 Δ
Δtt n⎪ ⎪⎪ が可能となる．そこで，複数の PC を高速ネットワークシス
H 2 =H HH 2 ==−H H 2∇−−× μE ∇ ∇ ×× E
n +2 2 n −2 n
E n⎪ ⎪⎭⎪ テムで結合した PC クラスタを構築し，クラスタシステム上
μ μ ⎭ ⎭ で MPI（Message Passing Interface）を利用した並列シミュレー
ション機構を実現した（図 6）．
ここで，E と H は電界と磁界である．μ，ε，σ は，それぞれ， BLESS では，並列分散処理型 FDTD 法を PC クラスタ上で
透磁率，誘電率，導電率であり，n は，時間領域での反復ス 動作させる．まず最初，SPICE ネットリストと PCB-CAD の
テップを示している．例えば，n 時刻での電界 E n は，（n −1） 三次元データを取り込む．そして，並列分散型 FDTD 法に基
時刻での電界と（n −1/2）時刻での磁界から導くことができ づくシミュレーションエンジンにより，時間領域での電界・
る．すなわち，FDTD 法は，過去の時刻での電界と磁界の代 磁界分布を解析する．各セルごとの時間領域応答結果を高速
入計算のみで構成される陽的数値解法である．また，図 5 に フーリエ変換により周波数領域データに変換する機能を有し
示されるように電界と磁界の配置は，時間領域で半ステップ ている．
ずつずれており，このような計算手法を蛙跳び手法（Leapfrog 三次元シミュレータがどのように活用されるかについての
method）と呼ぶ． 一例を示す．本事例では，ソニー製 PDA に使用された高密
度 6 層基板について，その測定結果と電磁界シミュレーショ
ンの結果を示す．シミュレーション実施に先立って，3 m 法
による雑音測定を実施した．その結果を図 7 に示す．この際，
基板内のアナログ用接地層とディジタル回路用接地層間を
チップジャンパを用いて接続し，電流リターンパスを確保し
た．その磁界低減効果を近傍磁界測定法で，また，EMI 削減
効果を遠方界測定法で評価した．上記の対策（レイアウト修
正）により，ヘッドホンコネクタ周辺の 240 MHz 辺りの雑音
が減少することが確認できる．
図 5　FDTD 法で用いられている蛙跳び手法　　電界ベクト これらの測定と同等のことが三次元シミュレーションで可
ルと磁界ベクトルは半ステップずつずれて配置されており， 能であるか？というチャレンジングな課題を検証すべく，基
行列計算を必要としない陽的数値計算アルゴリズムで構成さ 板の一括シミュレーションを実施した．クロック信号線とバ
れる． ス信号線にパルス信号を入力し，チップジャンパを付加しな

150 Fundamentals Review Vol.5 No.2


（a）グランド層のレイアウト修正前
（b）グランド層のレイアウト修正後
図 7　測定結果（far field : 3 m における測定結果）　　アナロ
グ接地とディジタル接地間をチップジャンパで接続すること
により，レイアウト修正を実施し，遠方界測定法により電界
強度を測定，比較した（文献（18）参照）．
図 8　三次元シミュレーション結果の例　　図 7 の測定結果と
三次元電磁界シミュレーションによる電界・磁界分布の比較
を示している．レイアウトの修正（A/D GND 位置でのアナロ
グ用接地層とデジタル用接地層のチップ・ジャンパによる接
続）によるヘッドホン・コネクタ周辺のノイズ低減が確認で
きる（文献（18）参照）．
い場合とする場合に対しての what-if シミュレーションを実施
した．240 MHz での電磁界分布を観測することにより，ヘッ
ドホンコネクタ周辺での電磁界強度が低減されていることが
確認された（図 8）．図 8 内の A/D GND は，上記のアナログ用
接地層とディジタル回路用接地層間のチップジャンパによる
接続位置に対応している．このような一括シミュレーション
Fundamentals Review Vol.5 No.2
により，基板構成における問題点が抽出され，レイアウト設
計の修正，最適化が実施可能となった．
5．将来展望と次世代シミュレータ
MOR 技法によるマクロモデルの合成とその利用に基づく
解析では，伝達関数の近似が利用されており，また，全ての
状態変数を解析しているわけではない．回路縮退のような技
法の利用は，大規模線形回路を含むシミュレーションに非常
に有効であることは事実であるが，産業応用的な側面からは，
可能であるならば，近似等の技術を使うことなしに全ての状
態変数を求める手法が望ましいと考えられる．
我々の研究室では，これまで，回路，電磁界の大規模シミュ
レーションを実現するための多様な技術について研究開発を
進めるとともに，商用シミュレータを利用してきた．アナロ
グ回路シミュレーションに対しては，HSPICE や Spectre を，
また，アナログ動作のモデリングに対しては，Verilog-A，ア
ルゴリズム検証のための Matlab/Simulink，三次元電磁界解析
のための MW-Studio，BLESS などである．
研究室としては，主に二つのシミュレーションアプローチ
を探求している．一つは，システムレベルでのシミュレーショ
ンであり，もう一つは，詳細シミュレーションである．前者
では，アナログ HDL を用いた動作モデリングとシミュレー
ション手法を模索し，後者においては，三次元フルウエーブ
解析技術についての研究を実施している．ここでは，後者に
ついての将来展望を述べる．特に，回路や三次元電磁界シミュ
レーションのための新しいアルゴリズムやハードウェアアク
セラレータによる高速化に関する最近の幾つかの研究成果に
ついて概説する（19）～（32）．
5.1　高速回路シミュレーション技法
大規模回路の高速シミュレーションに対して緩和法に基づ
く手法が有効であることが知られている．この類のアルゴリ
ズムは 1980 年代に活発に研究された（4），（5）．2000 年代に入り，
電磁界解析手法である FDTD 法（15）に類似した蛙跳び手法に基
づく LIM（Latency Insertion Method）と呼ばれるアルゴリズム
が提案され（20），大規模 RLCG 回路の過渡解析に有効であるこ
とが示された．LIM を適用するには，回路構造に関して，図
9 に示されるような枝構造と節点構造に対する条件がある．
すなわち，枝には，直列のコイル，節点には接地容量を含む
必要がある．しかしながら，通常の線路やプレーンのモデル
は，このような構造を有しており，それほど大きな一般性を
失わない．
枝構造に対して KVL を，節点構造に対して KCL を適用し，
更に蛙跳び手法を利用することで，次の反復式（7）を得る．
n +1
iab =
Lab − ΔtRab n Δt n + 12
Lab
iab +
Lab
( n+ 1
va − vb 2 + Eab 2
n+ 1
) ⎫
⎪
⎪
⎬ （7）
Ca Δt ⎛ Ma
n ⎞⎪
n + 12
va =
n − 12
va + ⎜⎜ − ∑ ia ,k + H a ⎟⎟
n
Ca + ΔtGa Ca + ΔtGa ⎝ k =1 ⎠⎪⎭
151
 図 10　電源分配網における格子形セル数（回路規模）と速度
向上倍率の関係　　GPU 利用により，数十万セル～ 900 万
（a）RLCG 回路網　
図 9　LIM が適用される回路網の構造　　
セル規模の回路に対して一様に約 30 倍程度の高速化が実現
（b）枝構造　（c）節点構造．LIM は，枝に直列のコイル，節
できる．
点に接地容量が含まれる構造を有する回路網に対して適用さ
れる．

ここで v と i は，それぞれ節点電圧，枝電流であり，n は，タ

イムステップである．また，R，L，C，G は，それぞれ，枝
に含まれる抵抗，インダクタンス，節点に付随するキャパシ
タンス，コンダクタンスであり，E と H は，電圧源，電流源
である．反復式（7）の右辺の状態変数のタイムステップは，
左辺の状態変数のタイムステップより常に過去の値であり，
代入計算のみにより計算できる陽的反復式となっている．ま
た，電流と電圧が一変数ずつ計算できることから分割処理に
よる並列分散処理や多並列計算に適していると考えられる．
本手法が並列分散処理型シミュレーションに適しているこ
とが示され（21），また，マルチレート潜在性の利用技術につ
いても提示された（22）．更に，並列分散処理機能の改善のた
めにクラウド・コンピュータや GPU（Graphic Processing Unit） 図 11　高速回路シミュレータの実装例：SPIDER　　ブロッ
上での実装と評価がなされるに至っている．32CPU から構成 ク LIM と並列処理機構を備えており，HSPICE の約 1,000 倍
の高速化が可能である．
されるクラウド計算機上での実行により単一 CPU 上での実
行に比べ 25 倍の高速化が実現されている（23）．更に，240 個 用が盛んに試みられている．特に，時間領域解析には FDTD
の SP（Streaming Processor）を 備 え た GPU（Geforce GTX295 + 法が頻繁に利用されており，FDTD 法が並列分散処理性に優
CUDA）上での実行によれば，単一 CPU（Intel Xeon 3.2 GHz） れていることから PC クラスタ上での実装とそのプリント配
での実行に比べて数十倍の高速化がなされることが示されて 線板の実用設計に利用されてきた（18）．
いる（24）．また，これらの計算が単精度の実行でも実用的な精 昨今，物理シミュレーションの高並列処理化による高性能
度が得られることも確認されている．回路規模（電源分配網 化が注目を集めている．ソフトウェア環境も整備され，比較
を例とした回路内の格子数）と単一 CPU 利用に対する GPU 利 的容易に多並列シミュレーションが可能となっている（19）．そ
用時の速度向上倍率を図 10 に示す． こで，マルチコア CPU や GPU 上での多並列 FDTD 法の実装が
オリジナルの LIM は，SPICE の二桁高速であることが示 試みられてきた．マルチコア上での並列 FDTD 法では，その
されているが，強結合多導体の解析には直接適用できない． 並列処理効果がキャッシュメモリの容量，フロントサイドバ
そこで，強結合多導体解析に適応可能なブロック LIM が提 スでのデータ競合のためコア数に比例した処理能力の向上が
案され（25），更にその並列分散化についても検証されている 望めない．一方，240 個の SP を備えた GPU（Geforce GTX295
．本アルゴリズムは高速シミュレータ SPIDER（Simulation
（26）
+ CUDA）による GPGPU-FDTD 法によれば，単一 CPU での実
Program for Signal/Power Integrity DesignER）に実装されている 行と比較して 30 倍程度の高速化が実現可能である（27）．
（図 11） ．
（25）
FDTD 法は，時間領域電磁界解析に対して非常に有効な
アルゴリズムであるが，数値安定性を保持するためには，
5.2　高速電磁界シミュレーション技術 Courant-Friedrich-Levy（CFL）条件を満足する必要があり，シ
ミュレーション時の時間刻み幅が最小セルサイズに依存する
近年，PI 問題や EMI 問題に対して電磁界シミュレータの利 という問題がある．したがって，微細構造を有する構造物（微

152 Fundamentals Review Vol.5 No.2

 文　　献
（1） 浅井秀樹 ,“高速電子設計のための PI/SI/EMI シミュレーショ
ン 技 術 ,”信 学 会 CEATEC　JAPAN2010 連 携 企 画 研 究 報 告
（CAS 第二種研究会 エレクトロニクスを支えるシミュレー
ション技術の最前線）, pp.13–16, Oct. 2010.
（2） H.Asai,“Advanced PI/SI/EMI simulation technology for 3D co-
design,”Tutorial in ASP-DAC2011, Tutorials, pp.179–215, Jan.
2011.
（3） L.W.Nagel and D.O.Pederson,“SPICE-simulation program with
integrated circuit emphasis,”Memo no.ERL-M382, Electronics
Research Laboratory, Univ. of California, Berkeley, April 1973.
（4） J.K. White and S.Vincentelli, Relaxation Techniques for the
Simulation of VLSI Circuits, Kluwer Academic Publishers, 1987.
（5） R.Saleh, S.J. Jou, and A.R.Newton, Mixed-Mode Simulation and
Analog Multilevel Simulation, Kluwer Academic Publishers, 1994.
（6） H.Johnson and M.Graham, High Speed Signal Propagation:
Advanced Black Magic, Prentice Hall, 2003.
（7） E.Chiprout and M.Nakhla, Asymptotic Waveform Evaluation,
図 12　高速電磁界シミュレータの実装例：PHENIX　 Kluwer Academic Publishers, 1994.
（8） M.Celik, L.Pileggi, and A.Odabasioglu, IC Interconnect Analysis,
FDTD 法及びその派生アルゴリズムを多並列処理機構
Kluwer Academic Publishers, 2002.
上に実装することにより，通常の FDTD 法の 100 倍以 （9） M.Swaminathan and E.Engin, Power Integrity Modeling and
上の高速化が可能である． Design for Semiconductors and Systems, Prentice Hall, 2007.
（10） B. Archanbeault, C. Brench and O.M. Ramahi, 澁谷　昇 , 高橋丈
小なセルサイズが要求される構造物）のシミュレーションで 博 , 櫻井秋久（監訳）, EMI/EMC のための数値計算モデリング
は，膨大な解析時間を必要とする． 技術 , 三松 , 東京 , 2006．
（11） 浅井秀樹 , 渡邉貴之 , 電子回路シミュレーション技法 , 科学技
この問題に対して，陰的解法を利用した無条件数値安定
術出版 , 東京 , 2003．
な 時 間 領 域 手 法 と し て，ADI（Alternating-Direction Implicit） （12） K.S. Kundert, Designer’ s Guide to SPICE and Spectre, Kluwer
Academic Publishers, 1995.
-FDTD 法（28），
また，
CFL 条件を緩和できる HIE（Hybrid Implicit-
（13） A.E.Ruehli,“Equivalent circuit models for three- dimensional
Explicit）-FDTD 法（29）等が研究されてきた．これらに対して， multiconductor systems,”IEEE Trans. Microw. Theory Tech., vol.
我 々 も ADE（Alternating-Direction Explicit）-FDTD 法 や HIE- MTT-22, no.3, pp.216–221, March 1974.
（14） 浅井秀樹 ,“電磁界解析とモデルリダクションに基づく回路シ
FDTD 法への集中定数素子の組込みなどを提案するとともに， ミュレーション技術の動向 ,”エレクトロニクス実装学会誌，
高速電磁界シミュレーションの実現を目指している（30）～（32）． vol.4, no.5, pp.364–367, Aug. 2001．
（15） K.S. Yee,“Numerical solution of initial boundary value problems
FDTD 法及びそれらの派生アルゴリズムをシミュレーション
involving Maxwell's equations in isotropic media,”IEEE Trans.
エンジンとして実装したシミュレータ PHENIX（Program for Antennas Propaga., vol. AP-14, no.3, pp. 302–307, May 1966.
（16） P.B. Johns,“The solution of inhomogeneous waveguide problems
Hybrid Electronic Noise/Integrity and Circuit Simulation）が 構 築
using a transmission-line matrix,”IEEE Trans. Microw. Theory
されている（図 12）．将来的には，上記 SPIDER と PHENIX の Tech., vol.MTT-22, no.3, pp.209–215, March 1974.
統合化を目指す． （17） 加川幸雄 , 吉田則信 , 土屋隆生 , 佐藤雅弘 , 等価回路網法入門 ,
森北出版 , 東京 , 2006.
今後，SI/PI/EMI 設計に向けた協調シミュレーション技術の （18） 荒木健次 , 村山敏夫 , 鈴木　誠 , 渡邉貴之，浅井秀樹 ,“電源雑
構築とそれらの実用化，更に，協調設計環境の開発がなされ 音を手なずけるツールを開発　プリント配線基板を 4 時間で
解析 ,”日経エレクトロニクス , no.892, pp.117–130, 2005 年 1 月
ていくものと予想される．また，電気系の解析にとどまらず，
31 日号 , 2005.
熱解析や応力解析等を含めたマルチフィジックスシミュレー （19） 浅井秀樹 ,“高速電子設計のための多並列 SI/PI/EMI シミュ
レ ー シ ョ ン 技 術 ,”第 23 回 回 路 と シ ス テ ム 軽 井 沢 ワ ー ク
ション技術の研究についても大いに期待される．
ショップ , pp.388–391, April 2010．
（20） J.E.S. Aine,“Latency insert method (LIM) for the fast transient
simulation of large networks,”IEEE Trans. Circuits Syst.-I, vol.48,
6．まとめ
no.1, pp.81–89, Jan. 2001.
（21） T.Watanabe, Y. Tanji, H. Kubota and H. Asai,“Fast transient
本稿においては，電子回路の集積化技術に伴うシグナル／ simulation of power distribution networks containing dispersion
based on parallel-distributed leapfrog algorithm,”IEICE Trans.
パワーインテグリティ（SI/PI）や電磁妨害（EMI）など，雑音
Fundamentals, vol.E90-A, no.2, pp.146-154, Feb. 2007.
問題について述べた．まず，SI/PI 及び EMI 問題とシミュレー （22） H.Asai and N.Tsuboi,“Multi-rate latency insertion method with
RLCG-MNA formulation for fast transient simulation of large-scale
ション技術に関するこれまでの変遷と現状を整理した．そし
interconnect and plane networks,”Proc. 57th ECTC, pp.1667–1672,
て，高速ディジタル時代におけるチップ・パッケージ・ボー June 2007.
ドの協調設計のための三次元／フルウェーブシミュレーショ （23） Y.Inoue, T. Sekine, T. Hasegawa, and H. Asai,“Fast circuit
simulation based on parallel-distributed LIM using cloud computing
ン技術や多並列シミュレーション技術の将来展望について言 system,”J. of Semiconductor Technology and Science, vol.10,
及した． no.1, pp.49–53, March 2010.
（24） 井上雄太 , 關根惟敏 , 浅井秀樹 ,“GPGPU-LIM を用いた電源
分 配回 路 網の 高速 過 渡解 析 ,”信学論（C）, vol.J93-C, no.11,
謝　辞　これまで，御支援頂きました，ソニー（株）
，（株） pp.406–413, Nov. 2010．
（25） T.Sekine and H.Asai,“Block latency insertion method (Block-LIM)
半導体理工学研究センター，NEDO 等の諸機関に深謝致します．
for fast transient simulation of tightly coupled transmission lines,”

Fundamentals Review Vol.5 No.2 153

 IEEE Trans. Electromag. Compat., vol.53, no.1, pp.193–201, Feb. 浅井秀樹（正員）
2011. 　昭 55 慶大・工・電気卒，昭 60 同大学院博士課程了．
（26） Y. Inoue, T. Sekine, and H. Asai,“Parallel distributed block-LIM- 同年上智大・理工・電気電子・助手，昭 61 静岡大・
based fast transient simulation of tightly coupled transmission 工・光電機械・専任講師，昭 62 同助教授を経て，平 9
lines,”Proc.60th ECTC, pp.657–662, June 2010.
同大学・工・システム・教授（平 23 ～ 24 静岡大卓越
（27） M. Unno, Y. Inoue and H. Asai,“GPGPU-FDTD method for
研究者称号拝受）．平 18 セサミテクノロジー（株）起業．
2-dimensional electromagnetic field simulation and its estimation,”
工博．その間，VLSI-CAE/EDA，パワー／シグナルイ
IEEE EPEPS2009, pp. 239–242, Oct. 2009.
（28） T.Namiki,“A new FDTD algorithm based on alternating- direction ンテグリティ解析技術，ニューラルネットワーク，車
implicit method,”IEEE Trans. Microw. Theory Tech., vol.MTT-47, 載用電子機器の設計最適化などの研究に従事．平 6 ～
no.10, pp.2003–2007, 1999. 7IEEE 回路とシステムソサイエティ東京支部幹事，平
（29） J. Chen and J. Wang,“A three-dimensional semi-implicit FDTD 9 ～ 10 本会非線形問題研究専門委員会幹事，平 19 同
scheme for calculation of shielding effectiveness of enclosure with 委員長，平 17 ～ 18 エレクトロニクス実装学会理事，
thin slots,”IEEE Trans. Electromagn. Compat., vol.49, no.2, pp. 同学会回路実装・設計技術委員会副委員長，平 19 ～
354–360, May 2007. 20 同委員長，21 ～ 22 同理事，平 11 カールトン大（カ
（30） S.Aono, M.Unno, and H.Asai,“A novel FDTD algorithm based on ナダ），サンタ・クララ大（米国）客員研究員，昭 63 高
alternating-direction explicit method with PML absorbing boundary 柳研究奨励賞，平元本会東海支部創立 50 周年記念研
condition,”Proc. ASP-DAC2010, pp.137–141, Jan. 2010. 究奨励賞，平 5 齋藤奨励賞，平 21 文部科学大臣表彰
（31） S.Aono, M.Unno, and H.Asai,“Alternating direction explicit FDTD 科学技術賞（研究部門），平 21 高柳記念賞，平 22 ITC-
method for three-dimensional full-wave simulation,”Proc. 60th
CSCC2009 Outstanding Paper Award 受賞．IEEE，電気
ECTC, pp.375–380, June 2010.
学会，エレクトロニクス実装学会各会員．著書「ディ
（32） M.Unno and H.Asai,“HIE-FDTD method for hybrid system with
ジタル回路演習ノート」（コロナ社，平 13），「電子回
lumped elements and conductive media,”IEEE Microw. Wirel.
Compon. Lett., in press. 路シミュレーション技法」（科学技術出版，平 15）．
（CAS 研究会提案，平成 23 年 6 月 27 日受付 　　
8 月 7 日最終受付） 　

154 Fundamentals Review Vol.5 No.2