1.

Nabrojati od čega sve zavisi trajanje usponske (prednje) i padajuće (zadnje) ivice digitalnog signala na izlazu CMOS
logičkog kola? (3stvari)

2. Na šta sve utiče trajanje usponske (prednje) i padajuće (zadnje) ivice digitalnog signala na ulazu CMOS logičkog
kola? (2stvari)

- Duze ce da postoji struja curenja

- Disipacija

3. Zašto postoji ograničenje za maksimalno trajanje usponske (prednje) i padajuće (zadnje) ivice digitalnog signala na
ulazu CMOS logičkog kola?

Signal na ulazu CMOS logičkog kola je ograničen u cilju ograničavanja disipacije, a samim tim i zaštite CMOS logičkog
kola od pregrejavanja i pregorevanja. Naime ako se pređe kritični napon dolazi do naglog povećanja struje pa tranzistor može
da pregori. Svaki ulaz priključen na izlaz opterećuje izlaz parazitivnom kapacitivnošću, što za posledicu ima da je prelazni
proces veći.

4. Kod CMOS logičkih kola na šta sve utiče povećanje broja ulaza vezanih na izlaz CMOS logičkog kola? (3stvari)

- Poveca se disipacija
- duza ce da bude usponska i zadnja ivica
- veca struja curenja

5. Čemu je jednaka potrošnje CMOS logičkog kola?

Postoje 4 uzroka za disipaciju (potrosnju) slozenih CMOS kola. To su:
- struja curenja(staticka disipacija)
- srednja disipacija (dinamicka disipacija)
- interna kapacitivnost(dinamicka disipacija)
- prelazna stanja(dinamicka disipacija)

6. Od čega sve zavisi potrošnja CMOS logičkog kola?

Potrošnja CMOS kola zavisi od struje curenja(ovo je statička disipacija), kapacitivnosti opterećenja, interne kapacitivnosti i
prelaznih stanja(ova zadnja 3 su dinamicka disipacija,javlja se samo prilikom promene stanja)

7. Zašto je za signal na ulazu CMOS logičkog kola ograničeno maksimalno trajanje prednje (usponske) i zadnje (silazne)
ivice signala?

Signal na ulazu CMOS logičkog kola je ograničen u cilju ograničavanja disipacije, a samim tim i zaštite CMOS logičkog
kola od pregrejavanja i pregorevanja. Naime ako se pređe kritični napon dolazi do naglog povećanja struje pa tranzistor može
da pregori. Svaki ulaz priključen na izlaz opterećuje izlaz parazitivnom kapacitivnošću, što za posledicu ima da je prelazni
proces veći.

8. Iz kog uslova se određuje Fan-out CMOS logičkog kola?

Fan-out CMOS log. kola se odre]uje iz uslova da vreme uspostavljanja prednje i zadnje ivice na izlazu CMOS logičkog kola,
opterećenog sa n puta kapacitivnoscu Cv, sledećih logičkih kola bude kraće od maksimalnog vremena uspostavljanja, koje je
definisano zbog disipacije u prelaznom rezimu.
Fan-out je broj ulaznih priključaka istih takvih kola koji se mogu priključiti na izlaz, a da se ne naruši dozvoljena varijacija
logičkog kola.