國立中央大學

電 機 工 程 學 系
碩 士 論 文

應用於衛星通訊之 QFN 封裝 X-/Ku-Band 低

雜訊放大器設計

QFN-Packaged X-/Ku-Band LNA Design for

Satellite Communication Applications

研究生：陳冠宇 Kuan-Yu Chen

指導教授：傅家相 Dr. Jia-Shiang Fu

共同指導教授：李俊興 Dr. Chun-Hsing Li

中華民國 108 年 1 月
 摘要
本篇論文提出了三顆應用於衛星通訊之X-/Ku-Band低雜訊放大器電路設計，使用

90-nm CMOS製程整合GIPD製程及0.15-μm GaAs pHEMT (P15)製程實現，擁有體積小、

低雜訊與高增益等優點，並透過平面四邊無引腳(Quad Flat no-Lead,QFN)進行封裝，可

以取代傳統LNB(Low Noise Block Downconverter)使用離散(Discrete)元件實現的放大器，

達到縮小體積的目的。

第一個低雜訊放大器電路設計，我們利用90-nm CMOS製程整合GIPD製程實現。利

用GIPD製程具有高阻值矽基板及低損耗的優勢來設計被動元件，以提升被動元件的Q值，

並透過覆晶技術整合兩種製程，以達到低雜訊操作之目的。量測結果顯示此低雜訊放大

器可於9.8 GHz提供18.8 dB增益，雜訊指數為3.5 dB，IIP3三階截斷點為-7 dBm。當操作

電壓為1.2 V時，功耗為17.5 mW。

第二個低雜訊放大器電路設計，我們使用P15製程實現，並且使用QFN料件進行封

裝，放大器擁有高增益、低雜訊指數、體積小等優點，且封裝後的晶片即可直接焊接於

PCB(Print Circuit Board)與其他電路一起使用，非常具有實用性。為了確保封裝後的低雜

訊放大器依然擁有良好的雜訊與功率匹配，我們使用3D電磁模擬軟體模擬QFN的寄生效

應後，與LNA一同設計。量測結果顯示此低雜訊放大器擁有8.5 GHz-12.5 GHz的頻寬，

可在9.7 GHz提供最高22.4 dB 之增益，在10.7 GHz雜訊指數僅有1.5 dB，IIP3 三階截斷

點為-10 dBm，當操作電壓為1.1 V時，功耗為68.5 mW。

第三個低雜訊放大器電路設計使用 P15 製程實現，擁有能夠接收水平(Horizontally)

極化以及垂直(Vertically)極化訊號的功能，並且使用 QFN 封裝雙極化低雜訊放大器，藉

由控制第一級放大器的偏壓選擇不同埠的訊號，且擁有高增益、低雜訊指數、低功耗、

體積小等優點，封裝後的晶片可直接焊接於 PCB 上與其他電路一起使用，非常具有實

用性。量測結果顯示此低雜訊放大器水平埠與垂直埠均擁有 10.7 GHz-13.2 GHz 的頻寬，

在 12 GHz 提供最高 20.8 dB 與 21.5 之增益，在頻帶中雜訊指數最低約為 1.35 dB，IIP3

三階截斷點分別為-11 dBm 與-10 dBm，當操作電壓為 1 V 與 0.8 V 時，功耗為 32.8 m W。

I
 Abstract
In this thesis, three high-gain, low-noise, and compact X-/Ku-Band low-noise amplifiers

(LNA) for the satellite communication application are proposed. These LNAs are realized in a

90-nm CMOS technology combined with GIPD process and 0.15-μm GaAs pHEMT

technology with Quad Flat no-Leads (QFN) packaging. Replacing the discrete amplifiers in

the Low Noise Block Downconverter (LNB) is to make the system more compact.

The first LNA design is realized in a 90-nm CMOS technology combined with GIPD

process. Some of the passive components are designed on the GIPD process. Using the low

metal loss substrate is to realize high quality factor of the passive components. Combining the

90-nm CMOS and GIPD process by using flip chip technique is to minimize the noise figure.

The proposed LNA can provide power gain of 18.8 dB at 9.8 GHz and the minimum NF of

3.5 dB in the measurement. The IIP3 is -7 dBm. The power consumption is only 17.5 mW

from a 1.2-V supply.

The second LNA design is realized in a 0.15-μm GaAs pHEMT technology with Quad

Flat no-Leads (QFN) packaging. This is a low-noise, low-power consumption, high-gain, and

compact LNA. This packaged LNA can be directly welded on the print circuit board (PCB)

and be able to work with other circuits. The parasitic effect of the QFN packaging is

completely characterized by using a 3D electromagnetic simulator and then is co-designed

with the LNA to ensure simultaneous noise and impedance matching at the desired frequency

band. The proposed packaged LNA exhibits measured power gain of 22.4 dB at 9.7 GHz

while having 3-dB bandwidth from 8.5 to 12.5 GHz. The minimum NF is 1.5 dB at 10.7 GHz.

The power consumption is only 68.5 mW from a 1.1-V supply.

The third LNA design is realized in a 0.15-μm GaAs pHEMT technology with Quad Flat

no-Leads (QFN) packaging. The LNA is able to support the reception of dual horizontally (H)

and vertically (V) polarized signals, increasing the channel capacity. This is a low-noise,

II
low-power consumption, high-gain, and compact LNA. This packaged LNA can be directly

welded on the print circuit board (PCB) and be able to work with other circuits. The proposed

QFN-packaged LNA can provide power gain of 20.8 and 21.5 dB while having 3-dB

bandwidth from 10.7 to 13.2 GHz and minimum NF of 1.35 dB for the H- and V-polarization

channels respectively. The IIP3 is -11 dBm and -10 dBm for the H- and V-polarization

channels respectively. The power consumption is only 32.8 mW from a 1-V and 0.8-V

supply.

III
 誌謝
碩士生涯漸漸地來到尾聲，不知不覺也要從學生的身分轉為社會人士，從懵懵懂懂

的大學生逐漸成長為一名可以獨當一面的研究生，在這碩士生涯中，首先我要感謝我的

指導教授-李俊興教授，老師不僅提供我們良好的學習環境，也細心的指導我們，並極

力培養我們獨立思考、解決問題的能力，讓我的碩士生涯相當充實。

感謝口試委員-邱煥凱教授與傅家相教授，在百忙之中特地參與論文的口試委員，

給予與論文與研究上的寶貴意見與指導，使得本論文更加的完整。

感謝我的家人崇熙、素惠，總是在我遇到徬徨及挫折的時候，給予最有力的支持，

也感謝素惠，為我的碩班生涯帶來許多正面能量。

感謝憲佳、宛庭、德彥、王淳學長姐們，教導懵懂無知的我下線的經驗與電路設計

的技巧。感謝實驗室的可登、才源、智瀚、佩珊、瀚元、凱鈞、俐雯、冠忠、弈文、承

叡、國晉、宏霖，提供一個可以互相討論、互相進步的大家庭，讓單調的研究之路增添

幾分活潑的色彩。感謝昱翔、家瑋、諺瑋、弈翔、宇軒、為實驗室增添了不少歡樂。

氣候逐漸由秋轉冬，穿過寂靜的校園，

那些年，熱絡的討論聲仍猶在耳。

陳冠宇 謹致

2018.11.14 國立中央大學電機系工程學系電波組

IV
 目錄
摘要 .............................................................................................................................................I

Abstract ...................................................................................................................................... II

誌謝 ..........................................................................................................................................IV

目錄 ........................................................................................................................................... V

圖目錄 .................................................................................................................................... VII

表目錄 .................................................................................................................................... XII

第一章 緒論 .............................................................................................................................. 1

1.1 研究動機 ...................................................................................................................... 1

1.2 論文架構 ..................................................................................................................... 6

第二章 90-nm CMOS 整合 GIPD 之低雜訊放大器設計 ....................................................... 7

2.1 整合 GIPD 之 90-nm CMOS 低訊放大器簡介 .......................................................... 7

2.2 整合 GIPD 之 90-nm CMOS 低訊放大器設計 .......................................................... 7

2.2.1 CMOS 低訊放大器設計 ................................................................................... 7

2.2.2 GIPD 被動匹配電路設計 .............................................................................. 10

2.2.3 覆晶連接結構簡介 ......................................................................................... 12

2.2.4 整合 GIPD 之 90-nm CMOS 低雜訊放大器設計流程 ................................. 14

2.3 整合 GIPD 之 90-nm CMOS 低雜訊放大器布局與量測考量 ............................ 14

2.3.1 90-nm CMOS 製程布局 ................................................................................. 14

2.3.2 GIPD 製程布局 ............................................................................................... 16

2.4 整合 GIPD 之 90-nm CMOS 低雜訊放大器布局與量測結果 ............................. 18

2.4.1 整合 GIPD 之 90-nm CMOS 低雜訊放大器布局與量測考量與架設 ......... 18

2.4.2 整合 GIPD 之 90-nm CMOS 低雜訊放大器模擬與量測結果 ..................... 21

2.4.3.整合 GIPD 之 90-nm CMOS 低雜訊放大器量測結果討論 ......................... 24

V
第三章 使用 QFN 封裝之砷化鎵低雜訊放大器 ................................................................ 26

3.1 使用 QFN 封裝之砷化鎵低雜訊放大器簡介 ......................................................... 26

3.2 使用 QFN 封裝之砷化鎵低雜訊放大器設計 ......................................................... 27

3.2.1 P15 低雜訊放大器設計 .................................................................................. 27

3.2.2 QFN 封裝架構設計 ........................................................................................ 30

3.2.3 使用 QFN 封裝之砷化鎵低雜訊放大器設計流程 ....................................... 32

3.2.4 使用 QFN 封裝之砷化鎵低雜訊放大器佈局 .............................................. 33

3.2.5 PCB 與 L2L 校正板的設計與佈局 ............................................................... 33

3.2.6 使用 QFN 封裝之砷化鎵低雜訊放大器量測架設與考量 ........................... 35

3.2.7 使用 QFN 封裝之砷化鎵低雜訊放大器模擬與量測比較 ........................... 38

3.2.8 使用 QFN 封裝之砷化鎵低雜訊放大器量測結果討論 ............................... 41

3.3 使用 QFN 封裝之砷化鎵低雜訊放大器第二版 ...................................................... 43

3.3.1 使用 QFN 封裝之砷化鎵低雜訊放大器第二版設計 ................................... 43

3.3.2 使用 QFN 封裝之砷化鎵低雜訊放大器第二版模擬與量測比較 ............... 46

3.3.3 使用 QFN 封裝之砷化鎵低雜訊放大器第二版量測結果討論 ................... 49

第四章 應用於衛星之 X-/Ku-Band 低雜訊放大器 ............................................................... 52

4.1 應用於衛星之 X-/Ku-Band 低雜訊放大器簡介 ....................................................... 52

4.2 應用於衛星之 X-/Ku-Band 低雜訊放大器設計 ....................................................... 53

4.3 QFN 封裝架構設計 ................................................................................................... 57

4.4 應用於衛星之 X-/Ku-Band 低雜訊放大器設計流程 ............................................... 60

4.5 應用於衛星之 X-/Ku-Band 低雜訊放大器布局 ....................................................... 61

4.6 PCB 與 L2L 校正板的設計與佈局 .......................................................................... 62

4.7 應用於衛星之 X-/Ku-Band 低雜訊放大器量測架設與考量 ................................... 63

4.8 應用於衛星之 X-/Ku-Band 低雜訊放大器模擬與量測比較 ................................... 64

4.9 應用於衛星之 X-/Ku-Band 低雜訊放大器量測結果討論 ....................................... 69

VI
第五章 結論與未來展望 ........................................................................................................ 73

5.1 總結............ ................................................................................................................ 73

5.2 未來發展 .................................................................................................................... 74

參考文獻 .................................................................................................................................. 74

VII
 圖目錄
圖 1-1 傳統 Low-Noise Block Downconverter 架構。 ......................................................... 1

圖 1-2 90-nm CMOS 雜訊指數圖。 ..................................................................................... 2

圖 1-3 GIPD 製程剖面圖。 ................................................................................................... 2

圖 1-4~1-5 CMOS 與 GIPD 電感值與品質因素比較。 ....................................................... 3

圖 1-6 覆晶連接結構圖。 ...................................................................................................... 4

圖 1-7 連接結構電磁模擬結果圖。 ...................................................................................... 4

圖 1-8~1-9 P15 特性圖。 ....................................................................................................... 5

圖 1-10~1-11 QFN 連接結構與寄生效應圖。 ..................................................................... 6

圖 2-1 低雜訊放大器架構圖。 .............................................................................................. 7

圖 2-2 等效電路圖。 .............................................................................................................. 8

圖 2-3~2-4 GIPD 被動元件結構圖。 .................................................................................. 11

圖 2-5 使用覆晶結構連接點圖。 ........................................................................................ 12

圖 2-6 90-nm CMOS 製程與 GIPD 製程整合意示圖。 .................................................... 13

圖 2-7 連接結構 S 參數圖。................................................................................................ 13

圖 2-8 90-nm CMOS 低雜訊放大器佈局圖。 .................................................................... 15

圖 2-9 GIPD 製程被動元件佈局圖。 ................................................................................. 16

圖 2-10 90-nm CMOS 製程與 GIPD 製程整合佈局圖。 .................................................. 17

圖 2-11~2-13 90-nm CMOS 製程與 GIPD 製程整合晶片照片圖。 ................................. 18

圖 2-14~2-16 量測架設示意圖。 ........................................................................................ 20

圖 2-17 S11 模擬與量測比較圖。......................................................................................... 21

圖 2-18 S22 模擬與量測比較圖。 ........................................................................................ 22

圖 2-19 S21 模擬與量測比較圖。 ........................................................................................ 22

圖 2-20 雜訊模擬與量測比較圖。 ...................................................................................... 23

圖 2-21 三階截斷點量測結果圖。 ...................................................................................... 23

VIII
圖 2-22 新低雜訊放大器架構圖。 ...................................................................................... 24

圖 3-1 P15 低雜訊放大器電路圖。................................................................................... 27

圖 3-2 .電晶體於 11.7 GHz 下 NFmin 與 VG 作圖。 ............................................................ 28

圖 3-3 .電晶體於 11.7 GHz 下 NFmin 與 VDD 作圖。........................................................... 28

圖 3-4 .連接結構與低雜訊放大器等校電路圖。 ............................................................... 29

圖 3-5 . 輸入端連接結構模型圖。 ..................................................................................... 30

圖 3-6 . 輸入端連接結構模型之寄生電感值。 ................................................................. 31

圖 3-7~3-8 . P15 基板經由 QFN 連接至 PCB 板整體模型。............................................ 31

圖 3-9 . 封裝後模型訊號輸入路徑 S 參數圖。................................................................. 32

圖 3-10 . P15 晶片佈局圖。................................................................................................. 33

圖 3-11 . PCB 量測載板佈局圖。 ....................................................................................... 34

圖 3-12 . L2L 校正示意圖。 ................................................................................................ 35

圖 3-13 PCB L2L 量測校正板佈局圖。 ........................................................................... 36

圖 3-14~3-15 P15 低雜訊放大器晶片照片圖。 ............................................................... 36

圖 3-16~3-18 量測架設示意圖。 ...................................................................................... 37

圖 3-19 S11 模擬與量測比較圖。....................................................................................... 38

圖 3-20 S22 模擬與量測比較圖。 ...................................................................................... 39

圖 3-21 S21 模擬與量測比較圖。 ...................................................................................... 39

圖 3-22 雜訊模擬與量測比較圖。 .................................................................................... 40

圖 3-23 三階截斷點量測結果圖。 .................................................................................... 40

圖 3-24 三階截斷點校正結果圖。 .................................................................................... 41

圖 3-25 S11 重新模擬與量測比較圖。............................................................................... 42

圖 3-26 S22 重新模擬與量測比較圖。 .............................................................................. 42

圖 3-27 S21 重新模擬與量測比較圖。 .............................................................................. 42

圖 3-28 雜訊重新模擬與量測比較圖。 ............................................................................ 43

圖 3-29 新版 P15 低雜訊放大器電路圖。........................................................................ 43

IX
圖 3-30~3-32 各 Corner Case 低雜訊放大器穩定度。 .................................................... 45

圖 3-33 S11 模擬與量測比較圖。....................................................................................... 46

圖 3-34 S22 模擬與量測比較圖。 ...................................................................................... 46

圖 3-35 S21 模擬與量測比較圖。 ...................................................................................... 47

圖 3-36 雜訊模擬與量測比較圖。 .................................................................................... 47

圖 3-37 三階截斷點量測結果圖。 .................................................................................... 48

圖 3-38 三階截斷點校正結果圖。 .................................................................................... 48

圖 3-39 S11 重新模擬與量測比較圖。............................................................................... 49

圖 3-40 S22 重新模擬與量測比較圖。 .............................................................................. 50

圖 3-41 S21 重新模擬與量測比較圖。 .............................................................................. 50

圖 3-42 雜訊重新模擬與量測比較圖。 ............................................................................ 51

圖 4-1 傳統 LNB 架構圖。 .............................................................................................. 52

圖 4-2 雙輸入 P15 低雜訊放大器電路圖。.................................................................... 53

圖 4-3 電晶體於 11.7 GHz 下 NFmin 與 VG 作圖。 ......................................................... 54

圖 4-4 電晶體於 11.7 GHz 下 NFmin 與 VDD 作圖。........................................................ 55

圖 4-5 低雜訊放大器電路單邊作用示意圖。 ................................................................ 56

圖 4-6~4-7 .各個 Port 連接結構模型之寄生電感值。 ..................................................... 57

圖 4-8~4-9 . P15 基板經由 QFN 連接至 PCB 板整體模型圖。...................................... 59

圖 4-10~4-11 各個 Port 連接結構模型之 S 參數圖。........................................................ 59

圖 4-12 P15 晶片布局圖。................................................................................................. 61

圖 4-13 PCB 量測載板佈局圖。 ....................................................................................... 62

圖 4-14~4-15 .低雜訊放大器晶片照片圖。 ....................................................................... 63

圖 4-16~4-17 各個 Port S11 模擬與量測比較圖。 .............................................................. 64

圖 4-18~4-19 各個 Port S22 模擬與量測比較圖。 .............................................................. 65

圖 4-20~4-21 各個 Port S21 模擬與量測比較圖。 .............................................................. 66

圖 4-22~4-23 各個 Port 雜訊模擬與量測比較圖。 ............................................................ 67

X
圖 4-24~4-27 各個 Port 三階截斷點量測與校正結果圖。 ................................................ 68

圖 4-28~4-29 各個 Port S11 重新模擬與量測比較圖。 ...................................................... 70

圖 4-30~4-31 各個 Port S22 重新模擬與量測比較圖。 ...................................................... 70

圖 4-32~4-33 各個 Port S21 重新模擬與量測比較圖。 ...................................................... 71

圖 4-34~4-35 各個 Port 雜訊重新模擬與量測比較圖。 .................................................... 72

XI
 表目錄
表 2-1 90-nm CMOS 低雜訊放大器元件表。 ...................................................................... 8

表 2-2 比較各級電感對整體放大器雜訊的影響百分比。 ................................................ 10

表 2-3 新版 90-nm CMOS 低雜訊放大器元件表。 ........................................................... 25

表 2-4 低雜訊放大器比較表。 ............................................................................................ 25

表 3-1 P15 低雜訊放大器元件表。..................................................................................... 27

表 3-2 新版 P15 低雜訊放大器元件表。............................................................................ 44

表 3-3 X-/Ku-Band 低雜訊放大器比較表。 ....................................................................... 51

表 4-1 雙極化訊號輸入 P15 低雜訊放大器元件表。........................................................ 54

表 4-2 X-/Ku-Band 低雜訊放大器比較表。 ....................................................................... 72

XII
 第一章 緒論
1.1 研究動機

衛星通訊系統近年來引起學界不少注意，它可提供廣播、網路及多媒體等應用。在

衛星通訊系統中 Low-noise block downconverter (LNB)是衛星通訊中關鍵的電路之一，

LNB 的性能對於衛星通訊系統的接收靈敏度影響非常大，必須提供絕佳的雜訊特性，在

LNB 中，第一級的低雜訊放大器主宰了雜訊指數，因此，如何讓第一級低雜訊放大器擁

有低成本、高增益以及超低的雜訊指數，成了重要的研究課題。

圖 1-1 傳統 Low-noise block downconverter 架構

圖 1-1 為來自論文[1]傳統 LNB 的架構，射頻訊號首先經過一組以離散元件(Discrete)

即電阻、電感、電容與砷化鎵(GaAs)電晶體所實現的放大器，離散放大器可以提供高增

益以及極低的雜訊指數，以達成衛星通訊中，超低雜訊指數的要求，放大後的訊號再經

過一個 RFE (Receiver Front-End)，進一步將訊號放大並降頻至中頻(IF)。由於前級已經

透過離散元件放大器提供絕佳的雜訊特性，對於後級 RFE 的雜訊要求較低，因此可用

CMOS 製程實現。然而，使用離散元件實現的離散放大器通常設計於 PCB(Print Circuit

Board)上，將會造成 LNB 電路存在著穩定度問題及系統體積大的缺點。

1
 因此，本論文預計將 Low-noise block downconverter (LNB)前級的離散放大器，整合
於一顆單晶片上，以節省電路面積。我們首先選用 90-nm CMOS 製程，圖 1-2 為 90-nm
CMOS 使用尺寸為 48 μm 於操作頻率 11.7 GHz 之下的雜訊指數圖，最低雜訊指數約為
0.67 dB，增益的表現也相當不錯，非常適合用來設計低雜訊放大器。雖然 CMOS 製程
擁有微小化及低成本的優點，但是以 CMOS 製程實現的電感品質因素很低，對於低雜
訊放大器的雜訊指數來說，是致命的缺點，品質因素低的匹配電感，會使得雜訊指數提
高。
為了克服使用 CMOS 製程所電桿品質因素過低的問題，我們使用了 GIPD 製程來製
作部分的被動元件，由於 GIPD 擁有非常厚的頂層金屬以及高阻值基板如圖 1-3，如此
一來即可使得 GIPD 被動元件的品質因素大幅提升，相較於相近電感值的 CMOS 電感，
品質因素高約二至三倍如圖 1-4 與圖 1-5。

000000000000
圖 1-2 90-nm CMOS 雜訊指數圖

圖 1-3 GIPD 製程剖面圖

2
 圖 1-4 CMOS 與 GIPD 電感品質因素比較

圖 1-5 CMOS 與 GIPD 電感值

我們使用覆晶技術整合兩種製程，以達到超低雜訊的目標，圖 1-6 為來自[2]覆晶連

接結構示意圖，圖 1-7 為覆晶結構的 S 參數圖，於中心頻 11.7 GHz，損耗僅 0.05 dB，
S11 為-33.2 dB，S22 為-36 dB，說明連接結構對於該頻段電路影響非常微小，因此我們可
以透過覆晶技術，使得設計出的低雜訊放大器同時擁有兩種製程的優點，達到低成本、
低雜訊操作的目標，並在未來可以嘗試與後級以 CMOS 實現之 REF 電路整合在一起，
更進一步的降低成本及尺寸。

3
圖 1-6 覆晶連接結構圖

圖 1-7 連接結構電磁模擬結果圖

4
 本論文也使用 0.15-μm GaAs pHEMT (P15)製程，由於該製程本身也擁有很低的雜訊

指數如圖 1-8，在中心頻率 11.7 GHz 下最低雜訊僅 0.5 dB，而且該製程實現的電感也擁

有相當優秀的品質因素如圖 1-9，非常適合用來實現低雜訊放大器。

圖 1-8 P15 雜訊指數圖

圖 1-9 P15 被動元件品質因素圖

雖然已經有很多 X-/Ku-Band 低雜訊放大器被提出如[3]~[17]，但這些低雜訊放大器

僅顯示 on Chip 的量測結果且並未封裝，並不實際，因此本文將透過平面四邊無引腳封

裝元件(Quad Flat No-lead, QFN)對 P15 製程實現的放大器進行封裝見圖 1-10，使放大器

得以直接焊接在印刷電路板上與其他電路使用，非常具有便利性，由於前端接收的訊號

為 RF 訊號，QFN 封裝結構於高頻下的寄生效應將不可被忽略如圖 1-11，因此我們將

LNA 晶片與 QFN 封裝結構一起設計，使得封裝後的低雜訊放大器依然維持該有的特

性。

5
 圖 1-10 QFN 連接結構示意圖與 QFN 材質參數

圖 1-11 QFN 連接結構寄生效應

1.2 論文架構

本論文共分五個章節，第一章敘述本論文的研究背景與動機，並介紹本篇論文之章

節分配；第二章介紹使用 90-nm CMOS 製程整合 GIPD 低損耗製程實現的低雜訊放大器，

並且有量測與模擬結果的比較表；第三章介紹使用 0.15-μm GaAs pHEMT (P15)製程實現

的低雜訊放大器，並且使用 QFN 封裝料件進行封裝，最後附有量測與模擬結果的比較；

第四章介紹使用 0.15-μm GaAs pHEMT (P15)製程，設計出一個可應用於衛星通訊的雙極

化訊號輸入低雜訊放大器，最後附上量測與模擬結果的比較；第五章則為本論文之結論

與未來研究方向。

6
 第二章 90-nm CMOS 整合 GIPD 之低雜訊放大器
2.1 整合 GIPD 之 90-nm CMOS 低雜訊放大器簡介

本章節將介紹利用 90-nm CMOS 製程實現的低雜訊放大器，應用於 X-/Ku-Band

(10.7GHz-12.75GHz)，使用 SINM(simultaneous noise and input matching) 使得低雜訊放

大器之雜訊以及功率同時獲得匹配，並且使用 GIPD 製程實現低雜訊放大器部分用來做

雜訊匹配以及功率匹配的被動元件，以提升被動元件的品質因素，如此一來便可克服

CMOS 基板的高歐姆損耗所帶來高雜訊指數的這個缺點，以達到低雜訊操作之目的，最

後使用覆晶技術將 90-nm CMOS 製與以 GIPD 製程所設計的被動元件整合在一起，以結

合 90-nm CMOS 製程本身高增益、低功耗的優點以及 GIPD 被動元件高品質因素的優點，

使得低雜訊放大器有高增益、低功耗、低雜訊、低成本等優點。

2.2 整合 GIPD 之 90-nm CMOS 低雜訊放大器設計

2.2.1 CMOS 低雜訊放大器設計

圖 2-1 低雜訊放大器架構圖

7
 表 2-1 90-nm CMOS 低雜訊放大器元件表

圖 2-1 為低雜訊放大器的整體架構圖，由三個共源極放大器疊接而成，以產生足夠

的增益，以及使得雜訊最小化，參考多級放大器雜訊指數的公式(2-1)，其中的 A 為各級

放大器的增益，F 的定義為輸入訊號的訊雜比以及輸出訊號訊雜比的比值，可見第一級

放大器的雜訊指數幾乎主宰了多級放大器整體的雜訊指數，而第一級放大器的增益也必

須要有一定的大小，因此我們使用擁有較小雜訊指數的 48 μm 當作電晶體尺寸，閘極偏

壓使用 0.45 V 使得雜訊最小化。

𝐹2−1 𝐹3−1 𝐹m−1

𝐹Total = 𝐹1 + + + 〃〃〃 +
𝐴1 𝐴1 〃𝐴2 𝐴1 〃〃〃𝐴(m−1)

(2-1)

圖 2-2 等效電路圖

8
 Re 𝑍opt = Re 𝑍s . (2-2)

. . Im[𝑍opt] = Im[𝑍s] .(2-3)

.. Im 𝑍in = −Im 𝑍s .(2-4)

.. Re 𝑍in = Re[𝑍s] (2-6)

圖 2-2 為論文[16]中放大器的等效電路圖，若要使得雜訊與功率同時獲得匹配，我
們必須滿足論文[16]中所提到式(2-2)~式(2-5)。我們將 Zopt 與 Zin 展開可得到式(2-7)以及

式(2-8)，δ 在長通道效應下為一個常數，Cgs 閘極到源極之間的寄生電容，c 為閘極雜訊

與通道雜訊之間的相關係數，𝛼為一個常數，會隨著通道長度變小而減少，Ct 為 Cgs+Cex，
首先加入 Ls 產生實部阻抗匹配實部，式(2.8)之 sLS 項本身很小，加入一定大小的 Cex 後
虛步部分可忽略，使得式(2-4)成立，其餘的式(2-2)、(2-3)、(2-5)可藉由調整通道寬度(Cgs)、
LS、Cex 滿足，最後加入 LG 做虛部的匹配，即可達成雜訊與功率同時匹配的目的。

δ 𝐶t δ
𝛼 +𝑗 ( +𝛼 𝑐 )
5γ(1−|c |2 γ 𝐶gs 5γ
𝑍opt = α2 δ 𝐶t δ 2
− s𝐿s .(2-7)
ω𝐶gs { +( +𝛼 c ) }
5γ(1−|c |2 𝐶gs 5γ

1 g m 𝐿s
𝑍in = s𝐿s + + .(2-8)
s𝐶t 𝐶t

使用較小的電晶體尺寸雖然有較好的雜訊表現，但伴隨而來的是較大的虛部阻抗，
如此一來就需要使用較大的 LG 才能使得虛部匹配，使用大感值的 LG 伴隨而來的是較高
的損耗，而 LG 的損耗，將會直接加諸到雜訊指數上。因此，我們在電晶體尺寸以及電
感 LG 的損耗之間權衡，以找到雜訊指數最小的搭配，最後加入 LD 共振掉汲極的寄生電
容使得增益最大化。為了符合整體增益需求，我們加入了第二以及第三級放大器使得增
益達標，並也加入 LD2 與 LD3 使增益最大化，加入 LS2 與 LS3 使得雜訊微小化，最後在第
三級放大器的汲極以 LD3 與 CB4 使得輸出功率匹配至 50 歐姆。

9
2.2.2 GIPD 被動匹配電路設計

為了改善 90-nm CMOS 製程被電感品質因素不佳的缺點，我們將使用 GIPD 製程設

計電感，由於 GIPD 製程頂層金屬擁有 10 μm 的厚度以及高阻值基板，大幅降低了電感
的損耗，如此一來就可以降低匹配電感對低雜訊放大器所貢獻的雜訊。為了使整個低雜
訊放大器面積微小化，我們只將部份對於雜訊貢獻度較高的電感以 GIPD 製程實現，我
們使用 ADS 電路模擬軟體模擬放大器雜訊指數，首先全部使用高品質因素的電感模擬，
並且個別置換高 Q 值電感為低 Q 值電感，並比較兩種狀況之下雜訊指數的變化，見表
(2-1)，我們觀察到第一級的匹配電感(LG1、LD1、LS1)對於整體雜訊指數影響之百分比最
多，因此我們僅將第一級放大器所使用的電感將以 GIPD 實現，其他對於雜訊影響微小
的電感均以 90-nm CMOS 製程實現電感以減少面積。

表 2-2 比較各級電感對整體放大器雜訊的影響百分比

Inductor Noise Degradation

LG1 43%

LD1 9.4%

LS1 9.7%

LD2 0.95%

LS2 1.16%

LD3 0.1%

LS3 0.14%

首先使用電路模擬軟體求得電感 LG1、LD1、LS1 所需要的電感值後，再使用電磁模

擬軟體以 GIPD 基板設計出相應的電感值，並且調整電感的線寬、線距以及 Guard Ring
的佈局，使得電感在操作頻率下有超高的品質因素。本次使用方形螺旋電感架構實現
GIPD 電感如圖 2-3，為了將覆晶路徑精簡化，電容 CB1 以及 By Pass 電容 CBp1 均也使用
GIPD 製程實現，電容的架構我們使用 MIM 電容如圖 2-4，以 GIPD 製程的 M2 來當作平
行板電容的正極，M1 的作負極，首先用電路模擬軟體求得電容 CB1 以及 By Pass 電容
CBp1 所需之電容值，再透過電磁模擬軟體建立 MIM 電容的結構，最後調整 M1 以及 M2，
以設計出所需要的電容大小。

10
圖 2-3 GIPD 方型螺旋電感

圖 2-4 GIPD MIM 電容

11
2.2.3 覆晶連接結構簡介

圖 2-5 使用覆晶結構連接點

本章節提出接收機電路採用 90-nm CMOS 製程整合 GIPD 製程實現，解決以往因

CMOS 製程高損耗，導致匹配網路中被動元件之品質因素(Quality Factor)較低的問題，

整合方法採用覆晶(Flip Chip)封裝技術以結合 CMOS 製程與 GIPD 製程。

如圖 2-5 所示，紅色節點處為使用覆晶技術的連接點，使得 CMOS 製程與 GIPD 製

程得以互通。圖 2-6 為連接 GIPD 製程以及 CMOS 製程之結構示意圖，以 CMOS 製程

覆蓋於 GIPD 製程上方，並且以金球連接，在設計 90-nm CMOS 製程與 GIPD 的覆晶結

構時，用 HFSS 模擬出 Bump 球心之間的最佳距離為 200 μm，使得在所需的頻率下 S

參數有最佳的結果，由圖 2-7 可知，在中心頻率 11.7 GHz 下 S11 為 -33.2 dB、S22 為 -36

dB 且損耗僅 0.05 dB，說明覆晶結構相當適合應用於本頻帶。

12
圖 2-6 90-nm CMOS 製程與 GIPD 製程整合意示圖

圖 2-7 連接結構 S 參數圖

13
2.2.4 整合 GIPD 之 CMOS 低雜訊放大器設計流程

(1) 找出電晶體最低雜訊的偏壓點及大小。
(2) .以較高品質因素的電感模型設計低雜訊放大器。
(3) 挑出品質因素對整體雜訊指數影響最多的電感。
(4) 將影響最多的電感以 GIPD 製程製作。
(5) 使用 HFSS 設計並模擬覆晶結構。
(6) 使用 Cadence Virtuoso 進行電路佈局與 DRC、LVS。
(7) 使用 HFSS Designer 進行 Layout 的電磁模擬。
(8) 將覆晶結構與走線電磁模擬的結果加入電路模擬後微調到預定規格。

2.3 整合 GIPD 之 90-nm CMOS 低雜訊放大器佈局與量測考量

2.3.1 90-nm CMOS 製程佈局

圖 2-8 為 90-nm CMOS 低雜訊放大器整體晶片圖，大小約 1218.97 μm × 770 μm，共

使用了 3 個電晶體，6 個電阻，12 個電容與 4 個電感，佈局的主要考量為縮短高頻訊號
走線的長度，以減少因路徑損失而造成電路特性下降的狀況。為了使覆晶結構的損耗最
小化，在高頻輸入端以及輸出端我們使用的 Bump Pitch 為 200 μm。因為覆晶結構需要
使用高溫以及高壓，將兩種製程以金球連接，故須考慮晶片支撐結構以防晶片被壓壞，
所以我們在該佈局的南端加入一個支撐用的金球，使晶片每一側均擁有足夠的支撐力。
紅色圈圈內為 L Mark，用來對準 90 奈米製程以及 GIPD 製程，使得兩種製程的設計可
以準確的連接。

14
圖 2-8 90-nm CMOS 低雜訊放大器佈局圖

15
2.3.2 GIPD 製程佈局

圖 2-9 為 GIPD 整體晶片佈局圖，圖的西側為訊號輸入端，東側為訊號輸出端，北

側提供 VDD，南側提供 VG 供電路使用，下針的 Pad 均符合國家晶片中心 Pad Size 50 μm
× 50μm、Pad Pitch 100 μm 之規範，其中 GIPD 設計之被動元件包含一個 DC Block 電容、
兩個 By Pass 電容、LG1、LD1 以及 LS1，整體佈局大小為 3007.5 μm × 2800 μm，圖 2-10
為兩個晶片整合後的佈局圖。

圖 2-9 GIPD 製程被動元件佈局圖

16
圖 2-10 90-nm CMOS 製程與 GIPD 製程整合佈局圖

17
2.4 整合 GIPD 之 90-nm CMOS 低雜訊放大器模擬與量測結果
2.4.1 整合 GIPD 之 90-nm CMOS 低雜訊放大器量測考量與架設

此晶片將採用 on wafer 方式量測，圖 2-11 左側為 RF 輸入訊號，其利用間距 100 μm

GSG 之 pad 輸入，圖 2-11 下側為直流偏壓 VG，用間距 100 μm PGP 之 3-pin pad 輸入，
圖 2-12 右側為 RF 輸出訊號利用間距 100 μm GSG 之 pad 輸出，圖 2-10 上側為直流偏壓
VDD 用間距 100 μm PGPGPP 之 6-pin pad 輸入。圖 2-13 為此 90 奈米晶片之照片圖，接
下來我們會介紹其量測有哪些參數，並分別介紹其量測考量與架設，將於新竹國家晶片
系統設計中心量測。

圖 2-11 訊號輸入端下針圖

18
圖 2-12 訊號輸出端下針圖

圖 2-13 90-nm CMOS 晶片照片

19
以下為量測時欲求得之參數及方法：

S參數:如圖2-14，待測物左右兩側為RF輸入與輸出，分別接至2-Port的網路分析儀去量

測兩端之S參數。

圖 2-14 量測 S 參數架設示意圖

NF:輸入訊號經過一個雜訊源後，經過待測物，再接到雜訊分析儀去分析應用頻段內的

雜訊，見圖2-15。

圖 2-15 量測 NF 架設示意圖

20
IIP3: 輸入使用兩台訊號產生器訊號，分別產生11.7 GHz和11.71 GHz的訊號，兩個訊號

經過一個Balun雙端轉單端後，進入待測物，最後進入頻譜分析儀以求得IIP3。

圖 2-16 量測 IIP3 架設示意圖

2.4.2 整合 GIPD 之 90-nm CMOS 低雜訊放大器模擬與量測結果

本章節將會列出其所有經由上述量測架設後所量測到的數據與模擬之比較分析：

圖 2-17 S11 模擬與量測比較圖

圖 2-17 為低雜訊放大器 S11 的模擬與量測比較圖，其中 Sim 為模擬結果 Mea 是量測

後的結果，最低點往低頻偏移到約 10 GHz 的地方，S11 量測後的最低點約為-29 dB。

21
 圖 2-18 S22 模擬與量測比較圖

圖 2-18 為低雜訊放大器 S22 的模擬與量測比較圖，其中 Sim 為模擬結果 Mea 是量

測後的結果，由圖可見，頻帶內均未低於 -10 dB。

圖 2-19 S21 模擬與量測比較圖

圖 2-19 為低雜訊放大器 S21 的模擬與量測比較圖，其中 Sim 為模擬結果 Mea 是量

測後的結果，最高增益值有頻偏的現象，增益最高點出現在 9.8 GHz，其值為 18.8 dB。

22
 圖 2-20 雜訊模擬與量測比較圖

圖 2-20 為低雜訊放大器雜訊指數的模擬與量測比較圖，其中 Sim 為模擬結果 Mea

是量測後的結果，低頻部分算是相當貼合，由於 11.7 GHz 處增益與模擬差異相當大，

該頻率下測得的雜訊為 5.4 dB，與模擬的 1.9 dB 差異相當大，而量測後雜訊最低點出現

在 9.8 GHz 處的 3.5 dB。

圖 2-21 低雜訊放大器三階截斷點量測結果圖

圖 2-21 為低雜訊放大器雜三階截斷點量測結果圖，由訊號產生器產生兩個間隔為

10 MHz 的訊號並輸入不同的功率，經過 Balun 後進入低雜訊放大器，以測得輸出的功

率的大小，藍色為基頻功率，紅色為三階交互調變項功率，由於該頻率下的增益比模擬

的結果少很多，以至於三階截斷點 IIP3 由模擬的 -14 dBm 提升至 -7 dBm。

23
2.4.3 整合 GIPD 之 90-nm CMOS 低雜訊放大器量測結果討論

經過再次模擬後發現該電路存在級間震盪的問題，以至於增益不足，進而造成了預

估的操作頻帶下雜訊不如預期的狀況發生。

為了解決上述級間穩定度的問題，我們在各級的汲極加入了約 5 歐姆的小電阻

RD1~RD3 與各級 LD 電感串聯，以降低品質因素及增益，如此一來便可使得級間獲得穩定，

雖然解決了級間穩定度的問題，但是串聯的 RD1~RD3 大幅降低了增益，也使得雜訊提升，

見表 2-4，雖然新版路的模擬結果與其他低雜訊放大器相比表現還不錯，也具有可以與

衛星通訊後級的 REF(Receiver Front-End )整合的優勢，但是在雜訊要求嚴格的衛星通訊

中還是略顯不足，於是，我們將於第三章中，提出一個以 0.15-μm GaAs pHEMT (P15)

製程實現的低雜訊放大器，進一步將低雜訊放大器的雜訊微小化，以符合衛星通訊之需

求。

圖 2-22 新低雜訊放大器架構圖

24
表 2-3 新版 90-nm CMOS 低雜訊放大器元件表

表 2-4 低雜訊放大器比較表

25
第三章 使用 QFN 封裝之砷化鎵低雜訊放大器設計

3.1 使用 QFN 封裝之砷化鎵低雜訊放大器簡介

目前已經有很多應用於 X-/Ku-Band 的低雜訊放大器被提出如[3]~[17]]，但這些低雜

訊放大器僅展示 on Wafer 的量測結果，並不實際，由於低雜訊放大器始終需要被封裝後

才能焊接於 PCB 板上與其他積體電路組成一個完整的系統，因此本章節將介紹利用

0.15-μm GaAs pHEMT 製程(P15)實現的低雜訊放大器，應用於 X-/Ku-Band，以 P15 製程

實現的低雜訊放大器將透過四邊平無引腳封裝包(Quad Flat No-lead,QFN)進行封裝，使

得低雜訊放大器可以直接焊接於 PCB 板上使用。由於射頻訊號將會經過 QFN 的金屬腳

位以及鎊線(Bond Wires)才會進入低雜訊放大器，且下地路徑也是如此，所以 QFN 封裝

元件以及鎊線的寄生效應也必須在電路設計時一同考慮，才能確保在電路封裝後，仍然

維持應有的特性。為了測得電路封裝後的特性，本電路將焊接於 PCB 板上下針量測，

因下針規範的緣故，從探針到電路需要經過一段約 500 μm 的 PCB 金屬走線，金屬走線

的損耗及寄生效應會將影響電路量測結果，我們將設計 L2L 校正板將該段金屬走線的寄

生效應去除，以獲得正確的量測結果。

26
3.2 使用 QFN 封裝之砷化鎵低雜訊放大器設計

3.2.1 P15 低雜訊放大器設計

圖 3-1 P15 低雜訊放大器電路圖

表 3-1 P15 低雜訊放大器元件表

圖 3-1 為以 P15 製程實現之低雜訊放大器電路圖，低雜訊放大器的架構為三級共源

極放大器疊接而成，以提供足夠的增益。參考多級放大器雜訊指數計算式(2-1)，多級放

大器第一級所提供的雜訊，幾乎決定了整個低雜訊放大器的雜訊指數，所以我們使用

0.15-μm GaAs pHEMT 製程擁有最低 NFmin 的電晶體尺寸 200μm，操作電壓 VDD 為 1 V

使得雜訊指數最小見圖 3-3，由圖 3-2 得知該尺寸在 VG 為-0.6 V 時 NFmin 僅 0.5 dB，為

了節省功耗，我們使用 VG 為-0.9 V，雜訊指數僅上升至 0.535 dB，電流大小卻由約 44 mA

降至 17 mA，節省了約 60%的功耗。

27
 圖 3-2 電晶體於 11.7 GHz 下 NFmin 與 Vg 作圖

圖 3-3 電晶體於 11.7 GHz 下 NFmin 與 VDD 作圖

為了滿足式(2-2)~式(2-5)，使得雜訊以及功率同時獲得匹配，我們加入 LS1 與 LG1 以

匹配放大器輸入端的實部與虛部阻抗，輸入端匹配用的電感 LG1 約為 1.1 nH，與
QFN(Quad Flat No-lead )連接鎊線(Bond Wire)的結構於高頻下所產生的寄生電感值相近，
所以我們將使用連接結構的寄生電感性進行虛部匹配見圖 3-4，如此一來，便可以節省
輸入端匹配電感 LG1 的面積，進而降低晶片的面積以及製作成本，使得雜訊以及功率可
以同時獲得匹配，最後加入 LD1 共振掉第一級放大器汲極的寄生電容，使得增益最大化。

28
 圖 3-4 連接結構與低雜訊放大器等校電路圖

為了產生足夠的增益，我們加入第二級與第三級放大器，第二級放大器使用尺為
200μm 的共源極放大器使得雜訊最小化，第三級放大器尺寸使用 300μm 與 1.3V 的操作
電壓以提升低雜訊放大器的線性度，並且也在第二與第三級放大器的汲極加入 LD2 與 LD3
使得增益最大化，與放大器的源極加入 LS2 與 LS3 使得雜訊最小化，由於第二級與第三
級放大器的雜訊指數將會被前一級的增益抑制，因此我們將第二級與第三級的 VG 降至
-1 V 以節省功耗，第二級放大器電流大小由約 17 mA 降到約 10 mA，第三級放大器電流
大小由約 27 mA 降到約 16 mA。由於 P15 製程操作在 X-/Ku-Band 時比較不穩定，因此
我們將於放大器的汲極處加入小電阻，電阻與 LD 串聯降低電感品質因素，使得電路無
條件穩定，考慮到雜訊指數表現，我們僅在第二級放大器與第三級放大器的汲極加入小
電阻，最後在第三級放大器訊號輸出使用 LD3&4 與 CB4 使得輸出阻抗匹配至 50 歐姆。

29
3.2.2 QFN 封裝架構設計

如圖 3-4 所示，QFN 封裝連接結構在高頻之下所產生的寄生效應可以等效為一個串

聯電感(Lwire)並聯一個容(Cpad)，寄生電感 Lwire 的電感值非常接近輸入匹配網路中 LG1 的

電感值大小，如此一來便可以取代電感 LG1 匹配輸入埠的虛部阻抗，巧妙的運用連接結

構的寄生效應除了可以讓低雜訊放大器獲得輸入匹配外，還可以節省掉 LG 電感的面積，

使得晶片更進一步微小化與降低製作成本。

我們先建立輸入端連接結構的模型見圖 3-5，取得該結構在操作頻率 11.7 GHz 下的

寄生電感值見圖 3-6，並對照原先以電路模擬軟體模擬出來低雜訊放大器輸入端匹配電

感 LG1 的電感值，以調整鎊線(Bond Wire)的粗細，若使用較粗的鎊線打線，由於鎊線截

面積較大，所以擁有較低的能量損耗及寄生電阻，但是卻會使的寄生電感值下降，使用

較細的鎊線則反之。為了使低雜訊放大器擁有最好的雜訊指數表現，我們在輸入匹配雜

訊指數之間做權衡，最後使用的鎊線的線徑為 20 μm，最後輸入端連接結構於 11.7 GHz

時寄生電感值約為 1.08 nH ，品質因素為 19.2 見圖 3-6。

圖 3-5 輸入端連接結構模型

30
 圖 3-6 輸入端連接結構模型之寄生電感值

由於封裝後低雜訊放大器的 Return Paths 將會先由鎊線到 QFN 封裝元件，並透過

QFN 的腳位才會到 PCB 板的背板(Ground)，如此長的回流路徑所產生的寄生效應是我

們不可忽略的，所以我們再建立 P15 低雜訊放大器封裝後焊接於 PCB 印刷電路板上的

模型，並與電路一同模擬，以確保封裝後的電路特性見圖 3-7 與圖 3-8，圖中藍灰色長

方體為 0.15-μm GaAs pHEMT 製程的基板，紅色為 P15 製程接地用的 Via，咖啡色為打

線用的 Pad，灰色線為鎊線，用來連接晶片與 QFN 封裝，黃色為銅，立體的方塊為 QFN

的晶片載板以及陶瓷封蓋，綠色為 PCB 板的背板，封裝後焊接於 PCB 板摸型的輸入端

損耗於 11.7 GHz 下僅 0.33 dB，S11 為 -14 dB，S22 為 -15 dB 見圖 3-9。

圖 3-7 P15 基板經由 QFN 連接至 PCB 板整體模型俯視圖

31
 圖 3-8 P15 基板經由 QFN 連接至 PCB 板整體模型側視圖

圖 3-9 封裝後模型訊號輸入路徑 S 參數圖

3.2.3 使用 QFN 封裝之砷化鎵低雜訊放大器設計流程

(1)…....找出電晶體最低雜訊的偏壓點及大小。
(2) 以穩懋提供之被動元件進行匹配。
(3) 視規格需求以調整偏壓以及尺寸
(4) 以 HFSS 模擬輸入端連接結構在高頻下的寄生效應。
(5) 加入連接結構至 ADS 電路模擬。
(6) 使用 Ads 進行電路佈局。
(7) 使用 Ads Momemtum 進行 Layout 走線的電磁效應模擬並且微調。
(8) 加入整個 QFN 電磁模擬，以確認電路經過封裝及打線後的特性。
(9) 微調 Layout 以達到預定規格。

32
3.2.4 使用 QFN 封裝之砷化鎵低雜訊放大器佈局
圖 3-10 為 P15 晶片佈局圖，晶片整體大小約 1500 μm× 1000 μm，符合 CIC 下線規
範，本低雜訊放大器電路總共使用了 3 個電晶體，5 個電阻，20 個電容與 6 個電感，佈
局的主要考量為縮短高頻訊號線長度，以減少因路徑損失而造成電路特性下降的情況發
生，打線 Pad 位置將參考 QFN 封裝載板的腳位位置，以減少鎊線的長度，進而降低 Return
Path 損耗。圖 3-10 的西側為訊號輸入端，東側為訊號輸出端，北側提供 VG，南側輸入
VDD 供電路使用。

圖 3-10 P15 晶片佈局

3.2.5 PCB 與 L2L 校正板的設計與佈局

圖 3-11 為 PCB 量測載板的佈局圖，PCB 量測載板的大小為 6.5 mm × 6.5mm，下針

的 Pad 為了符合 PCB 板的製程能力，Ground Pad 的大小為 260 μm × 260 μm，Signal Pad
依然維持 50 μm × 50 μm ，Pad Spacing 維持 50 μm，符合 CIC 下針之規範，東側與西
側下針 Pad 配置皆為 GSG，為訊號的輸入以及輸出，北側下針 Pad 配置為 PGP，提供
電路所需的 VG1~3，南側下針 Pad 配置為 PGPPGP，提供電路所需的 VDD1~3 。

33
 圖 3-11 PCB 量測載板佈局圖

輸入輸出 Pad 由於下針考量的緣故，將會從 QFN 腳位經過 500 μm 的走線才到下針

處，這段距離將會使用 L2L 校正法[20]將 PCB 走線的寄生效應去除，圖 3-12 為 L2L 校

正示意圖，如圖所示 L 為一條傳輸線，2L 的線長為 L 的兩倍，線寬與 L 相同，透過測

得這兩段線的 S 參數矩陣後轉，我們可以將 S 參數矩陣換成 ABCD 矩陣，再利用數學

運算的方式將量測環境中 L 線段的特性去除，以重新建立量測參考平面，將量測系統的

參考平面從針尖移至待測物輸入端。

圖 3-12 L2L 校正示意圖

34
 圖 3-13 為 PCB 校正板的佈局圖，大小為 10.5 mm × 8 mm，由於電路將經過三種不

同特性組抗的走線才會到下針處，因此我們設計了三種特性組抗的 L2L 校正線，分別為

寬 200 μm 的 QFN 腳位、寬 102 μm 的 50 歐姆線以及接近下針處寬 50 μm 的細線，以

測得三種不同特性阻抗的 S 參數矩陣，透過數學運算，我們就可以精準地將量測參考平

由針尖移動至 QFN 的引腳，以測得最真實的低雜訊放大器性特，下針的 Pad 為了符合

PCB 板的製程能力，Ground Pad 的大小為 260 μm × 260 μm，Signal Pad 依然維持 50 μm

× 50 μm，Pad Spacing 維持 50 μm 以符合 CIC 下針之規範。

圖 3-13 PCB L2L 量測校正板

3.2.6 使用 QFN 封裝之砷化鎵低雜訊放大器量測架設與考量

此晶片將採用 on wafer 量測方式，圖 3-14 為將晶片以導電膠黏貼於 QFN 後打線並
焊接於 PCB 板上的成品圖，PCB 量測板的左側為 RF 輸入訊號，其利用間距為 50 μm GSG
之 pad 輸入，圖的下側為 VDD1~3，利用間距為 50 μm PGPPGP 之 6-pin pad 輸入，圖的右
側為 RF 輸出訊號利用間距 50 μm GSG 之 pad 輸出，圖的上側為直流偏壓 VG1 和 VG2&3，
利用間距 50 μm PGP 之 3-pin pad 輸入，圖 3-15 為晶片打線圖。接下來我們會介紹其量
測有哪些參數，並分別介紹其量測考量與架設，將於新竹國家晶片系統設計中心量測。

35
 圖 3-14 低雜訊放大器成品圖

圖 3-15 P15 低雜訊放大器打線圖

36
以下為量測時欲求得之參數及方法：

S參數:如圖3-16，待測物左右兩側為RF輸入與輸出，分別接至2-Port的網路分析儀，量

測電路及L2L各線段的S參數，並經由數學運算獲得真正低雜訊放大器的S參數。

圖 3-16 量測 S 參數架設示意圖

NF:輸入訊號經過一個雜訊源後，經過待測物，再接到雜訊分析儀去分析應用頻段內的

雜訊，並補回訊號經由PCB線段的損耗，以獲得最正確的雜訊指數。

圖 3-17 量測 NF 架設示意圖

37
IIP3:輸入使用兩台訊號產生器訊號，分別產生11.7 GHz和11.71 GHz的訊號，兩個訊號

經過一個Balun雙端轉單端後，進入待測物，最後進入頻譜分析儀以求得IIP3。

圖 3-18 量測 IIP3 架設示意圖

3.2.7 使用 QFN 封裝之砷化鎵低雜訊放大器模擬與量測比較

本章節將會列出其所有經由上述量測架設後所量測到的數據與模擬之比較分析：

圖 3-19 S11 模擬與量測比較圖

圖 3-19 為低雜訊放大器 S11 的模擬與量測比較圖，其中黑線為模擬結果藍線是量測

後的結果，紅色為透過 L2L 校正後的結果，由圖可知，校正前後差異不大，量測結果顯

示在 11.7 GHz 有-10.34 dB 的表現，趨勢與模擬趨勢有些差異。

38
 圖 3-20 S22 模擬與量測比較圖

圖 3-20 為低雜訊放大器 S22 的模擬與量測比較圖，其中黑線為模擬結果藍線是量測

後的結果，紅色為透過 L2L 校正後的結果，由圖可知，校正前後差異不大，量測結果顯

示在 11.7GHz 有-5.3 dB 的表現，趨勢與模擬趨勢有些差異，且於 11GHz 有接近震盪的

狀況發生。

圖 3-21 S21 模擬與量測比較圖

圖 3-21 為低雜訊放大器 S21 的模擬與量測比較圖，其中黑線為模擬結果藍線是量測

後的結果，紅色為透過 L2L 校正後的結果，由圖可知，校正前後差異不大，量測結果顯

示在 11.7 GHz 有 18.1 dB 的表現，增益在 10.2 GHz 有最高值為 22.3 dB，增益整體往高

頻頻偏。

39
 圖 3-22 雜訊模擬與量測比較圖

圖 3-22 為低雜訊放大器雜訊指數的模擬與量測比較圖，其中 Sim 為模擬結果，Mea

為量測後的結果，Mea_Cal 是校正後的量測後的結果，由圖可知，雜訊趨勢大致相同，

量測結果顯示於中心頻 11.7 GHz 雜訊為 1.68 dB，而量測後雜訊最低點出現 10.7 GHz 處

的 1.61 dB。

圖 3-23 低雜訊放大器三階截斷點量測結果圖

40
 圖 3-24 低雜訊放大器三階截斷校正結果圖

圖 3-24 為低雜訊放大器於 11.7 GHz 之三階截斷點量測結果圖，由訊號產生器產生

兩個間隔為 10 MHz 的訊號並輸入不同的功率，經過 Balun 後進入低雜訊放大器，以測

得輸出的功率，藍色為基頻，紅色為三階交互調變項，三階截斷點約為-11 dBm。

3.2.8 使用 QFN 封裝之砷化鎵低雜訊放大器量測結果討論

本章節提出了一個以 P15 實現的低雜訊放大器，並且使用四邊平面無引腳(Quad Flat

No-Lead, QFN)將其封裝，使晶片可以直接焊接於 PCB 印刷電路板上使用，並且利用封

裝架構的寄生效應縮減了晶片大小，量測結果顯示於 11.7 GHz 雜訊指數為 1.68 dB，增

益為 18.1 dB，S11、S22 分別有-10.34 dB 以及-5.3 dB 的表現，三階截斷點為-11 dBm，並

且透過給予不同的偏壓，使得功耗減少，整體低雜訊放大器功耗為 36.6 mW。

由於量測後的結果與模擬趨勢部並不貼合，所以我們重新檢查模擬，發現是因 EM

時僅模擬走線的寄生效應，並未考慮汲極處 By Pass 電容擺放過近所產生的寄生效應，

且 S22 也有接近震盪的狀況發生，圖 3-25 到圖 3-28 為重新模擬的結果，由圖可見，重新

模擬後的結果更貼近量測結果，以驗證原因，並將於第三章的三節，積極針對電路穩定

度做出改善。

41
圖 3-25 S11 重新模擬與量測比較圖

圖 3-26 S22 重新模擬與量測比較圖

圖 3-27 S21 重新模擬與量測比較圖

42
 圖 3-28 雜訊指數重新模擬與量測比較圖

3.3 使用 QFN 封裝之砷化鎵低雜訊放大器第二版

3.3.1 使用 QFN 封裝之砷化鎵低雜訊放大器第二版設計

圖 3-29 P15 低雜訊放大器電路圖

43
 表 3-2 新版 P15 低雜訊放大器元件表

圖 3-29 為以 P15 製程實現之低雜訊放大器第二版電路圖，我們參考了第三章第二

節所提出之低雜訊放大器的架構，使用擁有最低 NFmin 的電晶體尺寸當作第一級與第二

級放大器的尺寸，並於第三級使用 300 μm 的尺寸以提高線性度，並且使用第三章第二

節低雜訊放大器的偏壓條件使得雜訊微小化與節省功耗。
低雜訊放大器輸入端依然由 QFN(Quad Flat No-lead )連接鎊線(Bond Wire)的結構於
高頻下所產生的寄生電感進行雜訊與功率的匹配，達到降低晶片的面積以及製作成本的
目的，並且也在各級放大器的汲極加入 LD1、LD2 與 LD3 使得增益最大化，與放大器的源
極加入 LS2 與 LS3 使得雜訊最小化，後在第三級放大器訊號輸出處使用 LD3&4 與 CB4 使得
輸出阻抗匹配。

由於 P15 製程操作在 X-/Ku-Band 時，放大器會比較不穩定，因此我們將於第一級

放大器與第三級放大器處加入小電阻，小電阻與 LD 串聯降低電感品質因素，使得電路

無條件穩定，比起並聯大電阻，使用串聯小電阻降低品質因素的方式可以使得走線布局

更加精簡，且整體布局更加緊湊，使得電路面積保持微小，最後檢查各個 Corner Case

下的穩定度，如圖 3-30 到圖 3-32 所示，低雜訊放大器於各個 Corner Case 下皆穩定。

44
圖 3-30 Target Case 低雜訊放大器穩定度

圖 3-31 Slow Case 低雜訊放大器穩定度

圖 3-32 Fast Case 低雜訊放大器穩定度

45
3.3.2 使用 QFN 封裝之砷化鎵低雜訊放大器第二版模擬與量測比較

本章節將會列出於章節 3.2.6 提到所有量測架設量測到的數據與模擬之比較分析：

圖 3-33 S11 模擬與量測比較圖

圖 3-33 為低雜訊放大器 S11 的模擬與量測比較圖，其中黑線為模擬結果藍線是量測

後的結果，紅色為透過 L2L 校正後的結果，由圖可知，校正前後差異不大，量測結果顯

示在 11.7 GHz 有-8.56 dB 的表現，趨勢與模擬趨勢有些差異。

圖 3-34 S22 模擬與量測比較圖

圖 3-34 為低雜訊放大器 S22 的模擬與量測比較圖，其中黑線為模擬結果藍線是量測

後的結果，紅色為透過 L2L 校正後的結果，由圖可知，校正前後差異不大，量測結果顯

示在 11.7 GHz 有 -7.26 dB 的表現，趨勢與模擬趨勢有些差異。

46
 圖 3-35 S21 模擬與量測比較圖

圖 3-35 為低雜訊放大器 S21 的模擬與量測比較圖，其中黑線為模擬結果藍線是量測

後的結果，紅色為透過 L2L 校正後的結果，由圖可知，校正前後差異不大，量測結果顯

示在 11.7 GHz 有 20.5 dB 的表現，增益在 9.7 GHz 有最高值為 22.4 dB，增益整體往高

頻頻偏。

圖 3-36 雜訊模擬與量測比較圖

圖 3-36 為低雜訊放大器雜訊指數的模擬與量測比較圖，其中 Sim 為模擬結果，Mea

為量測後的結果，Mea_Cal 是校正後的量測後的結果，由圖可知，雜訊趨勢大致相同，

於中心頻 11.7 GHz 雜訊為 1.6 dB，而量測後雜訊最低點出現 10.7 GHz 處的 1.5 dB。

47
 圖 3-37 低雜訊放大器三階截斷點量測結果圖

圖 3-38 低雜訊放大器三階截斷點校正結果圖

圖 3-38 為低雜訊放大器於 11.7 GHz 之三階截斷點量測結果圖，由訊號產生器產生

兩個間隔為 10 MHz 的訊號並輸入不同的功率，經過 Balun 後進入低雜訊放大器，以測

得輸出的功率以及三階交互調變項，藍色為基頻，紅色為三階交互調變項，三階截斷點

約為-10 dBm。

48
3.3.3 使用 QFN 封裝之砷化鎵低雜訊放大器第二版量測結果討論

本章節提出了一個以 P15 實現的低雜訊放大器，擁有超低雜訊且高增益的優點，並

且使用四邊平面無引腳元件(Quad Flat No-Lead,QFN)將其封裝，使晶片可以直接焊接於

PCB 印刷電路板上使用，非常具有實用性，並且利用封裝架構的寄生效應縮減了晶片大

小，量測結果顯示此低雜訊放大器擁有 8.5 GHz-12.5 GHz 的頻寬，可在 9.7 GHz 提供最

高 22.4 dB 之增益，在 10.7 GHz 雜訊指數僅有 1.5 dB，IIP3 三階截斷點為-10 dBm，當

操作電壓為 1.1 V 時，功耗為 68.5 mW

由於量測後的結果與模擬趨勢部並不貼合，所以我們重新檢查模擬，發現是因 EM

時僅模擬走線的寄生效應，並未考慮汲極處 By Pass 電容擺放過近所產生的寄生效應，

圖 3-39 到圖 3-42 為重新模擬的結果，由圖可見，重新模擬後的結果更貼近量測結果，

以驗證原因。

圖 3-39 S11 重新模擬與量測比較圖

49
圖 3-40 S22 重新模擬與量測比較圖

圖 3-41 S21 重新模擬與量測比較圖

50
圖 3-42 雜訊指數重新模擬與量測比較圖

表 3-3 X-/Ku-Band 低雜訊放大器比較表

51
 第四章 應用於衛星之 X-/Ku-Band 低雜訊放大器

4.1 應用於衛星之 X- /Ku-Band 低雜訊放大器簡介

圖 4-1 傳統 LNB 架構圖

圖 4-1 為傳統的 LNB (Low noise block downconverter)架構圖，由天線接收來自水平

面(Horizontal Polarization)與垂直面(Vertical Polarization)訊號並透過三個離散(Discrete)

放大器先將 RF 訊號放大，之後將訊號送到後面的 RFE(Receiver Front-End)將訊號降至

中頻，由於離散放大器可以提供優秀的雜訊指數，所以後及的 RFE 對於雜訊的要求可

以比較寬鬆，但因離散放大器設計於 PCB(Print Circuit Board)板上，將會造成 LNB 電路

存在著穩定度問題及系統體積大的缺點。

目前已經有很多應用於 X-/Ku-Band 的低雜訊放大器被提出如[3]~[17]，但這些低雜

訊放大器僅展示 on Wafer 的量測結果，並不實際，由於低雜訊放大器始終需要被封裝後

才能焊接於 PCB 板上與其他積體電路組成一個完整的系統，且這些低雜訊放大器無法

提供雙訊號輸入的功能。

本章節將介紹以 0.15-μm GaAs pHEMT 製程實現的雙輸入低雜訊放大器，應用於

X-/Ku-Band，我們將三顆離散放大器整合於一個晶片上，可以接收來自水平面以及垂直

面的 RF 訊號，以取代 LNB 前級的離散放大器，達到縮小面積的目的。

52
 雙輸入低雜訊放大器將透過四邊平無引腳封裝元件(Quad Flat No-leads,QFN)進行封

裝，使得低雜訊放大器可以直接焊接於 PCB 板上使用，非常具有實用性。由於射頻訊

號將會經過 QFN 的金屬腳位以及鎊線(Bond Wires)才會進入低雜訊放大器，下地路徑也

是如此，所以 QFN 封裝包以及鎊線的寄生效應也必須在電路設計時一起考量，才能在

電路封裝後，仍然維持應有的特性。為了測得電路封裝後的特性，本電路將焊接於 PCB

板上下針量測，因為下針規範的緣故，從探針到電路需要經過一段約 500 μm 的 PCB 金

屬走線，金屬走線的損耗及寄生效應會將影響電路量測結果，我們將設計 L2L 校正板將

該段金屬走線的寄生效應校正，以獲得正確的量測結果。

4.2 應用於衛星之 X-/Ku-Band 低雜訊放大器設計

圖 4-2 雙輸入 P15 低雜訊放大器電路圖

53
 表 4-1 雙輸入 P15 低雜訊放大器元件表

圖 4-2 為以 P15 製程實現之雙輸入低雜訊放大器電路圖，由三級共源極放大器疊接

而成，並透過控制 M1 與 M4 的開關達成雙訊號輸入的目標，當 M1 給予-5 V 時關閉，M4

給予-0.9 V 時開啟，如此一來便可接收來自垂直平面的訊號，若欲接收水平面訊號則反

之。參考多級放大器雜訊指數計算式(2-1)，多級放大器第一級所提供的雜訊，幾乎決定

了整個低雜訊放大器的雜訊指數，所以我們使用 0.15-μm GaAs pHEMT 製程擁有最低

NFmin 的電晶體尺寸 200μm，操作電壓 VDD 為 1 V 使得雜訊指數最小見圖 4-4，由圖 4-2

得知該尺寸在 VG 為-0.6 V 時 NFmin 僅 0.5dB，為了節省功耗，我們使用 VG 為-0.9 V，雜

訊指數僅上升至 0.535 dB，電流大小卻由約 44 mA 降至 17 mA，節省了約 60%的功耗。

圖 4-3 電晶體於 11.7 GHz 下 NFmin 與 VG 作圖

54
 圖 4-4 電晶體於 11.7 GHz 下 NFmin 與 VDD 作圖

以水平埠為例(H Port)為了滿足式(2-2)~式(2-5)，使得雜訊以及功率同時獲得匹配，
我們加入 LSH1 與 LGH1 以匹配低雜訊放大器輸入端的實部與虛部阻抗，使得雜訊與功率
同時匹配，輸入端匹配用的電感 LGH1 約為 1.1 nH，與 QFN(Quad Flat No-lead )連接鎊線
(Bond Wire)的結構於高頻下所產生的寄生電感值相近，所以我們將使用連接結構的寄生
電感性進行虛部匹配，如此一來，便可以節省輸入端匹配電感 LGH1 的面積，進而降低晶
片的面積以及製作成本，使得雜訊以及功率可以同時獲得匹配，最後加入 LDH1 共振掉第
一級放大器汲極的寄生電容，使得增益最大化。
為了產生足夠的增益，我們加入第二級與第三級放大器，第二級放大器尺寸使用 200
μm 使得雜訊最小化，第三級放大器尺寸使用 300 μm 與 1.3V 的操作電壓以提升低雜訊
放大器的線性度，並且也在第二與第三級放大器的汲極加入 LD2 與 LD3 使得增益最大化，
與放大器的源極加入 LS2 與 LS3 使得雜訊最小化，由於第二級與第三級放大器的雜訊指
數將會被前一級的增益抑制，因此我們將第二級與第三級的 Vg 降至-1 V 以節省功耗，
第二級放大器電流大小由約 17 mA 降到約 10 mA，第三級放大器電流大小由約 27 mA
降到約 16 mA。由於 P15 製程操作在 X-/Ku-Band 時比較不穩定，因此我們於第一級與第
三級放大器的汲極處加入小電阻，電阻與 LD 串聯降低電感品質因素，使得電路於任何
Corner Case 下均無條件穩定，最後在第三級放大器訊號輸出使用 LD3&4 與 CB4 使得輸出
阻抗匹配。

55
 為了讓低雜訊放大器能接收來自水平面與垂直面的訊號，我們在第一級放大器汲極
與第二級放大器閘極間加入一組共源極放大器( M4 )以達成雙輸入的目的如圖 4-1，透過
控制 M1 與 M4 的 VG 大小，選擇來自水平面或垂直面的訊號進入低雜訊放大器，當 M1
給予-5 V 關閉，M4 給予-0.9 V 開啟時，M4 對於低雜訊放大器來說是第一級放大器，所
以我們使用與 M1 相同的偏壓條件與尺寸，以達到節省功耗與雜訊微小化的目標，並且
加入 LSV1 使得輸入端雜訊與功率匹配，加入 LDV1 使得增益最大化。

如圖 4-5 所示，當 M1 給予-5 V 關閉且 M4 給予-0.9 V 開啟時，M4 汲極端的被動元件

還是會影響電晶體 M1 汲極端的匹配，當 M1 關閉且 M4 開啟時亦是如此，所以我們必須

重新調整部分的被動元件，使得水平面訊號埠或者是垂直面訊號埠都可以符合預定的規

格。

圖 4-5 低雜訊放大器電路單邊作用圖

56
4.3 QFN 封裝架構設計

連接結構在高頻之下所產生的寄生效應可以等效為一個串聯電感(Lwire)並聯一個容

(Cpad)，寄生電感 Lwire 的電感值非常接近輸入匹配網路中 LG 電感值大小，如此一來便可

以取代電感 LG 匹配輸入埠的虛部阻抗，巧妙的運用連接結構的寄生效應除了可以讓低

雜訊放大器獲得輸入匹配外，還可以節省掉 LG 電感的面積，使得晶片更進一步微小化

與降低製作成本。

首先我們建立連接結構模型進行電磁模擬，並對照原先以電路模擬軟體模擬出來低

雜訊放大器輸入端匹配電感 LG 的電感值，並調整鎊線(Bond Wire)的粗細，若使用較粗

的鎊線，由於鎊線截面積較大，所以擁有較低的能量損耗及寄生電阻，但是卻會使的寄

生電感值下降，使用較細的鎊線線則反之。為了使低雜訊放大器擁有最好的雜訊指數表

現，我們在輸入匹配雜訊指數之間做權衡，最後使用的鎊線的線徑為 20 μm，因打線位

置不同的關係，水平訊號埠(H-Port)與垂直訊號埠(V-Port)的電感性有些微的差異，最後

輸入端連接結構於中心頻率 11.7 GHz 寄生電感值 H Port 與 V Port 分別為 1 nH 與 1.25

nH ，品質因素分別為 16.1 與 14.6，見圖 4-6、圖 4-7。

圖 4-6 H-Port 連接結構模型之寄生電感值

57
 圖 4-7 V-Port 連接結構模型之寄生電感值

由於封裝後低雜訊放大器的 Return Path 將會先經過 Bond Wire 到 QFN 封裝包，並

透過 QFN 的腳位才會到 PCB 板的背板(Ground)，如此長的回流路徑所產生的寄生效應

是我們不可忽略的，所以我們建立 P15 低雜訊放大器封裝後焊接於 PCB 印刷電路板上

的模型見圖 4-8 與圖 4-9 ，圖中紫色長方體為 0.15-μm GaAs pHEMT 製程的基板，紅色

為 P15 製程接地用的 Via，暗紅色為打線用的 Pad，灰色線為通直流電的鎊線與接地的

鎊線，橘色鎊線為高頻訊號輸入輸出處，皆用來連接晶片與 QFN 封裝，黃色為銅，包

含 PCB 頂面金屬與 QFN 封裝包的金屬引腳，立體的黑色方塊為 QFN 的晶片載板以及

陶瓷封蓋，綠色為 PCB 板的背板，模擬出整個封裝結構的寄生效應後，我們將與 ADS

Layout EM 一同模擬，驗證封裝後的低雜訊放大器是否依然符合預期的規格，封裝後焊

接於 PCB 板摸型於 11.7 GHz 下 H-Port 損耗僅 0.22 dB，S11 為 -16.2 dB，S22 為 -17.5 dB；

V-Port 損耗僅 0.26 dB，S11 為 -15.1 dB，S22 為-16.3 dB，見圖 4-10 與圖 4-11。

58
圖 4-8 P15 基板經由 QFN 連接至 PCB 板整體模型俯視圖

圖 4-9 P15 基板經由 QFN 連接至 PCB 板整體模型側視圖

圖 4-10 H-Port 封裝後模型訊號輸入路徑 S 參數圖

59
 圖 4-11 V-Port 封裝後模型訊號輸入路徑 S 參數圖

4.4 應用於衛星之 X-/Ku-Band 低雜訊放大器設計流程

(1) 找出電晶體最低雜訊的偏壓點及大小。
(2) 以穩懋提供之被動元件進行匹配。
(3) 視規格需求以調整偏壓以及尺寸
(4) 加入第二個輸入埠後調正匹配
(5) 以 HFSS 模擬輸入端連接結構在高頻下的寄生效應。
(6) 加入連接結構至 ADS 電路模擬。
(7) 使用 Ads 進行電路佈局。
(8) 使用 Ads Momemtum 進行 Layout 走線的電磁效應模擬並且微調。
(9) 加入整個 QFN 電磁模擬，以確認電路經過封裝及打線後的特性。
(10) 微調 Layout 以達到預定規格。

60
4.5 應用於衛星之 X-/Ku-Band 低雜訊放大器佈局

圖 4-12 為 P15 晶片佈局圖，晶片整體大小約 1500 μm × 2000 μm，符合 CIC 下線規

範，本低雜訊放大器電路總共使用了 4 個電晶體，7 個電阻，26 個電容與 8 個電感，佈
局的主要考量為縮短高頻訊號線長度，以減少因路徑損失而造成電路特性下降的情況發
生，打線 Pad 位置將參考 QFN 封裝載板的腳位位置，以減少鎊線的長度，進而降低 Return
Path 損耗。當晶片製作完後，會把晶片裁切至 1360 μm × 1360 μm，以便放到 QFN 封裝
料件中進行量測。

圖 4-12 P15 晶片佈局

61
4.6 PCB 與 L2L 校正板的設計與佈局

圖 4-13 為雙輸入低雜訊放大器 PCB 量測載板的佈局圖，PCB 量測載板的大小為 9.5

mm × 8 mm，下針的 Pad 為了符合 PCB 板的製程能力，Ground Pad 的大小為 260 μm × 260
μm，Signal Pad 依然維持 50 μm × 50 μm ，Pad Spacing 維持 50 μm，符合 CIC 下針之
規範，東側、西側與北側下針 Pad 配置皆為 GSG，為訊號的輸入以及輸出，南側下針
Pad 配置為 PGPPPPPPP，提供電路所需的 VDH1、VDV1、VGV1、VGH1、VD2、VD3 與 VG2&3
等直流偏壓。

圖 4-13 PCB 量測載板佈局圖

輸入輸出 Pad 由於下針考量的緣故，將會從腳位經過 500 μm 的 PCB 走線後才到下

針處，所以我們將使用 L2L 校正的方式，將這段走線的寄生效應消除，以取得最正確的

電路量測結果 ，由於輸入與輸出線段的配置與第三章低雜訊放大器一致，因此，將使

用同一塊 L2L 校正板測得的 S 參數進行雜訊以及 S 參數等校正，因此校正細節將不再

贅述

62
4.7 應用於衛星之 X-/Ku-Band 低雜訊放大器量測架設與考量
此晶片將採用 on wafer 量測方式，圖 4-14 為將晶片以導電膠黏貼於 QFN 後打線，
並焊接於 PCB 板上的成品圖，PCB 量測板的西側與北側為 RF 訊號輸入，其利用間距為
50 μm GSG 之 pad 輸入，圖的南側下針 Pad 配置為 PGPPPPPPP，提供電路所需的 VDH1、
VDV1、VGV1、VGH1、VD2、VD3 與 VG2&3 等直流偏壓，圖的東側為 RF 訊號輸出，利用間距
50 μm GSG 之 pad 輸出，圖 4-15 為晶片打線圖。接下來我們會介紹其量測有哪些參數，
並分別介紹其量測考量與架設，將於新竹國家晶片系統設計中心量測，量測架設及方法
與第三章相同，因此，架設細節將不加以贅述。

圖 4-14 低雜訊放大器成品圖

圖 4-15 P15 低雜訊放大器打線圖

63
4.8 應用於衛星之 X-/Ku-Band 低雜訊放大器模擬與量測比較

本章節將會列出其所有經由上述量測架設後所量測到的數據與模擬之比較分析：

圖 4-16 H Port S11 模擬與量測比較圖

圖 4-17 V Port S11 模擬與量測比較圖

圖 4-16 與圖 4-17 為低雜訊放大器 S11 的模擬與量測比較圖，其中黑線為模擬結果

藍線是量測後的結果，紅色為透過 L2L 校正後的結果，由圖可知，量測結果顯示在頻率

為 11.7 GHz 時，H Port 有-10.3 dB 的表現，V Port 有-10.6 dB 的表現。

64
 圖 4-18 H Port S22 模擬與量測比較圖

圖 4-19 V Port S22 模擬與量測比較圖

圖 4-18 與圖 4-19 為低雜訊放大器 S22 的模擬與量測比較圖，其中黑線為模擬結果藍

線是量測後的結果，紅色為透過 L2L 校正後的結果，由圖可知，在頻率為 11.7 GHz 下

H Port 有-17.3 dB 的表現，V Port 有-17.0 dB 的表現。

65
 圖 4-20 H Port S21 模擬與量測比較圖

圖 4-21 V Port S21 模擬與量測比較圖

圖 4-20 與圖 4-21 為低雜訊放大器 S21 的模擬與量測比較圖，其中黑線為模擬結果藍

線是量測後的結果，紅色為透過 L2L 校正後的結果，由圖可知，水平埠與垂直埠均擁有

10.7 GHz-13.2 GHz 的頻寬，符合 X-/Ku-Band 頻帶需求，在頻帶中 12 GHz 時提供最高 20.8

dB 與 21.5 之增益。

66
 圖 4-22 H Port 雜訊模擬與量測比較圖

圖 4-23 V Port 雜訊模擬與量測比較圖

圖 4-22 與圖 4-23 為低雜訊放大器雜訊指數的模擬與量測比較圖，其中 Sim 為模擬

結果，Mea 為量測後的結果，Mea_Cal 是校正後的量測後的結果，由圖可知，雜訊趨勢

大致相同，在頻帶中雜訊指數最低約為 1.35 dB。

67
圖 4-24 H Port 低雜訊放大器三階截斷點量測結果圖

圖 4-25 H Port 低雜訊放大器三階截斷點校正結果圖

圖 4-26 V Port 低雜訊放大器三階截斷點量測結果圖

68
 圖 4-27 V Port 低雜訊放大器三階截斷點校正結果圖

圖 4-24 至圖 4-27 為低雜訊放大器於 11.7 GHz 之三階截斷點量測結果圖，由訊號產

生器產生兩個間隔為 10 MHz 的訊號並輸入不同的功率，經過 Balun 後進入低雜訊放大

器，以測得輸出的功率以及三階交互調變項，藍色為基頻，紅色為三階交互調變項，三

階截斷點 H Port 約為-11 dBm，V Port 約為-10 dBm。

4.9 應用於衛星之 X-/Ku-Band 低雜訊放大器量測結果討論

本章節提出了一個以 P15 實現且能提供雙訊號輸入的低雜訊放大器，並且使用四邊

平面無引腳(Quad Flat No-Lead, QFN)將其封裝，使晶片可以直接焊接於 PCB 印刷電路

板上使用，非常具實用性，並且利用封裝架構的寄生效應縮減了晶片大小，量測結果顯

示此低雜訊放大器水平埠與垂直埠均擁有 10.7 GHz-13.2 GHz 的頻寬，在 12 GHz 提供最

高 20.8 dB 與 21.5 之增益，在頻帶中雜訊指數最低約為 1.35 dB，IIP3 三階截斷點分別為-

-11 dBm 與-10 dBm，當操作電壓為 1 V 與 0.8 V 時，功耗為 32.8 m W，是個擁有超低雜

訊與低功耗的低雜訊放大器，且非常適合應用於衛星通訊。

由於量測後的結果與模擬趨勢部並不貼合，所以我們重新檢查模擬，發現是因 Full

EM 時僅模擬走線的寄生效應，並未考慮汲極處 By Pass 電容擺放過近所產生的寄生效

應，圖 4-28 到圖 4-35 為重新模擬的結果，由圖可見，重新模擬後的結果更貼近量測結

果，以驗證原因。

69
圖 4-28 H Port S11 重新模擬與量測比較圖

圖 4-29 V Port S11 重新模擬與量測比較圖

圖 4-30 H Port S22 重新模擬與量測比較圖

70
圖 4-31 V Port S22 重新模擬與量測比較圖

圖 4-32 H Port S21 重新模擬與量測比較圖

圖 4-33 V Port S21 重新模擬與量測比較圖

71
圖 4-34 H Port 雜訊指數重新模擬與量測比較圖

圖 4-45 V Port 雜訊指數重新模擬與量測比較圖

表 4-2 X-/Ku-Band 低雜訊放大器比較表

72
 第五章 結論與未來展望
5.1 總結

本文提出了以0.15-μm GaAs pHEMT (P15)製程實現，足以取代LNB前級離散放大器

的低雜訊放大器，使得LNB電路微小化，且擁有超低雜訊、高增益等優點，且低雜訊放

大器已透過QFN封裝，可以直接焊接於PCB板上與其他電路一同運作，非常具實用性與

便利性。

於第三章提出以P15製程實現且使用QFN封裝的低雜訊放大器，量測結果顯示此低

雜訊放大器擁有8.5 GHz-12.5 GHz的頻寬，可在9.7 GHz提供最高22.4 dB 之增益，在10.7

GHz雜訊指數僅有1.5 dB，IIP3 三階截斷點為-10 dBm，當操作電壓為1 V時，功耗為68.5

mW。

於本文第四章以 P15 製程實現且使用 QFN 封裝的雙輸入低雜訊放大器，可以提供

兩個訊號輸入埠，並擁有低雜訊指數、高增益、低功耗及微小化等優點，足以取代 LNB

電路中的離散放大，達到節省面積的目的，量測結果顯示此低雜訊放大器水平埠與垂直

埠均擁有 10.7 GHz-13.2 GHz 的頻寬，在 12 GHz 提供最高 20.8 dB 與 21.5 之增益，在頻

帶中雜訊指數最低約為 1.35 dB，IIP3 三階截斷點分別為-11 dBm 與-10 dBm，當操作電

壓為 1 V 與 0.8 V 時，功耗為 32.8 m W。

第一章提出使用90-nm CMOS製程整合GIPD製程實現的低雜訊放大器雖然有可以

與LNB後級RFE整合在一起的優勢，但因於操作頻帶內雜訊指數略高，且電路有震盪的

狀況發生，量測結果顯示此低雜訊放大器可於9.8 GHz提供18.8 dB增益，雜訊指數為3.5

dB，IIP3 三階截斷點為-7 dBm。當操作電壓為1.2 V時，功耗為17.5 mW。

73
5.2 未來發展

本文提出之應用於衛星通訊的低雜訊放大器已實現，可代替 LNB 之離散放大器，

達到降低 LNB 電路面積的目的，且擁有超低雜訊以及高增益的優點，但雜訊指數於衛

星通訊應用中仍稍嫌不足，未來將嘗試使用 PL15-1x 0.15-μm GaAs pHEMT 製程，設計

出更符合衛星通訊規格的低雜訊放大器。未來可以在下線的時候可以製作兩個電路版本，

一個為打線封裝後量測的版本，另一個版本則為可以直接下針量測的版本，便可透過比

較兩種版本的量測結果，推估出 QFN 封裝對於電路本身的影響，以及審慎考慮被動元

件之間的寄生效應，便可設計出輸入輸出匹配更好的低雜訊放大器。

以 90-nm CMOS 整合 GIPD 的低雜訊放大器雖然因級間震盪造成雜訊過高與增益

不足的問題，但是此設計擁有可以與後級 CMOS 實現的 RFE 電路整合的優點，非常具

有潛力，因此預計使用 40-nm CMOS 製程整合 GIPD 實現低雜訊放大器，並且審慎考慮

級間穩定度等問題，使得整合後的晶片具有超低雜訊、低功耗、高增益等優點。

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