THI GIỮA KỲ

Thiết kế VLSI - 90 phút

Đề 1

1. Vẽ sơ đồ mạch mức transistor cho mạch CMOS 1 tầng cho hàm sau: Y = A(B+C) + BC
2. Viết công thức tính điện áp ra cho 2 mạch ở hình bên.
3. Hình dưới cho datasheet của NOR 2 đầu vào của thư viện cell
chuẩn công nghệ TSMC180nm. Tìm trễ ký sinh (parasitic delay)
Hình 1 Hình 2
trung bình và logical effort của mạch X1 NOR đầu vào A.
4. Một đường logic 3 tầng (3-stage logic path) được thiết kế sao cho effort cho mỗi tầng là 24,
6, và 9 đơn vị trễ (delay units). Hãy cải tiến thiết kế này.
5. Trình bày chi tiết các bước làm Lithography

om
.c
ng
co
an
th
g
on
du
u
cu

(Sinh viên được sử dụng 1 tờ A4 ghi công thức)

CuuDuongThanCong.com https://fb.com/tailieudientucntt
 THI GIỮA KỲ
Thiết kế VLSI - 90 phút
Đề 2

1. Vẽ sơ đồ mạch mức transistor cho mạch CMOS 1 tầng cho hàm sau: Y = AB + C(A+B).
2. Cho VDD = 1,2V; Vt= 0,4V. Tính Vout trong các trường hợp sau:
Vin = 0V; Vin = 0,6V; Vin = 0,9V; Vin = 1,2V

3. Hình dưới cho datasheet của NOR 2 đầu vào của thư viện cell chuẩn công nghệ TSMC
180nm. Tìm trễ ký sinh (parasitic delay) trung bình và logical effort của mạch X1 NOR đầu vào
B.
4. Cần tổng hợp (synthesizing) chip gồm các phần tử logic với hệ số hoạt động (activity factor)
là 0,1. Sử dụng cell chuẩn với điện dung chuyển mạch trung binh (switching capacitance) là 450

om
pF/mm2. Tính công suất tiêu thụ của chip nếu diện tích là 70 mm2 và chạy tại tần số 450 MHz
với Vdd = 0,9 V.

.c
5. Trình bày chi tiết cách chế tạo phiến (wafer) silic
ng
co
an
th
g
on
du
u
cu

(Sinh viên được sử dụng 1 tờ A4 ghi công thức)

CuuDuongThanCong.com https://fb.com/tailieudientucntt