BÀI 2: CỔNG LÔGIC (2)

ĐỊNH NGHĨA – ĐẶC TRƯNG

I. Các đặc trưng của cổng logic - TTL
2. Đo mức thế
ngưỡng hoạt
động lối vào của
cổng logic TTL

Bảng D2-1 Xác định thế chuyển mức logic của IC1a, IC2a, IC3a và ghi kết quả vào bảng
D2-1:

IC1/a IC2/a IC3/a

Vaul (tắt->sáng)

Vall(sáng->tắt)

Trên cơ sở thế ngưỡng đo được, hãy chọn khoảng thế vào cho các mức logic
cao (1) và thấp (0) để đảm bảo sự làm việc ổn định của cổng logic hai trạng
thái:
- Khoảng thế vào cho mức logic cao:
- Khoảng thế vào cho mức logic thấp:
Câu hỏi 1 So sánh kết quả đo giữa IC3 (có lối vào trigger Schmitt) với IC1 & IC2. Nhận
xét về khả năng chống nhiễu và hoạt động tin cậy của yếu tố lối vào tới
trigger Schmitt
3. Đo dòng vào
của cổng logic
TTL

Bảng D2-2 Tính R10i cho trường hợp cho 10 lối vào cổng mắc song song nhau (khi xem
xét khả năng trong thực tế, 1 lối ra cổng có thể điều khiển bao nhiêu lối vào
cổng – Fan Out). Thực hiện thí nghiệm với IC1a, IC2a, IC3a và ghi kết quả
vào bảng D2-2.
IC1/a IC2/a IC3/a
Ii

R1i = +5V/ I lul

R10i = R1ul/10

4. Đo mức thế lối

ra của cổng logic
TTL

Bảng D2-3 Sử dụng đồng hồ đo điện thế lối ra C của IC1/a, gạt công tắc logic LS7, LS8 từ
0  1 và từ 1  0, ghi giá trị thế ứng với mức thấp V OL và mức cao V OH vào
bảng D2-3.
LS7 LS8 AB VC(V)
00 00
01 01
10 10
11 11
Bảng 2-4 Nối J1 để cấp nguồn cho bộ trở tải (hình D2-1d). Mắc trở tải ngoài lên nguồn
cho lối ra cổng: Nối lối ra C của IC1/a lần lượt với các chốt F, G, H (xem các
giá trị tương ứng với Ri ÷ Rutrong hình D2-1d). Đo giá trị điện thế lối ra cổng
ứng với mức cao V OH và mức cao V OL khi có tải ngoài. Ghi kết quả vào bảng
D2-4.
Vc(V)
A B R=∞ R=R2=5K1 R=R3=1K R=R4=510
0 0
0 1
1 0
1 1
Câu hỏi 2 Nhận xét về ảnh hưởng của trở tải R đối với các mức ra và giới hạn tải để
mức ra nằm trong vùng cho phép.

Bảng 2-4 Ngắt J1, nối J2 để nối các trở R1 – R4 xuống đất. Mắc trở tải ngoài xuống đất
cho lối ra cổng: Lần lượt nối lối ra của IC1/a với các chốt F, G, H. Đo mức thế
lối ra của cổng theo bảng D2-4.
Vc(V)
A B R=∞ R=R2=5K1 R=R3=1K R=R4=510
0 0
 0 1
1 0
1 1
Câu hỏi 3 Nhận xét về khả năng tải của cổng logic khi trở tải nối đất.

5. Khả năng tải

điện dung của
cổng logic TTL

Quan sát và vẽ lại dạng xung ở lối ra của IC4/a, IC4/b khi chưa nối tải điện
dung?

Nối F với lần lượt các chốt I, K, L, M để mắc tải điện dung cho lối ra IC4/a.
Quan sát và vẽ lại dạng xung ở lối ra của IC4/a, IC4/b khi có tải điện dung

Tăng tần số máy phát của thiết bị chính cho đến khi lối ra IC4/b mất xung.
Quan sát và vẽ lại dạng xung ở lối ra của IC4/a, IC4/b ở giá trị tần số tới hạn.
Ghi giá trị tần số tới hạn.
 Giảm trở tải cho IC4/a từ 5K1 xuống 1K: Ngắt dây nối điểm C (IC4/a) với E
(trở tải R1). Nối điểm C (IC4/a) với G (trở tải R3)> Lặp lại bước 5.6. Quan sát
và vẽ lại dạng xung ở lối ra của IC4/a, IC4/b khi có tải điện dung và trở tải lên
nguồn nhỏ hơn.

Câu hỏi 4 Kết luận về khả năng tải điện dung của cổng logic?

6. Đặc trưng
truyền của cổng
logic TTL

Bảng D2-5 Ghi giá trị đo vào bảng D2-5.

Vi(D) 0V 1.25 2.5 3.75 4.25 5

Vo(D)

Câu hỏi 5 Biểu diễn sự phụ thuộc thế ra (trục y) theo thế vào (trục x)?

II. Các đặc trưng của Cổng CMOS

2. Đo mức thế
ngưỡng hoạt
động lối vào của
cổng logic CMOS

Bảng D2-6. Ghi kết quả vào bảng D2-6

 IC1/a V DD=+5V V DD=+12V

Vaul(tắt->Sáng)

Vall(sáng->tắt)
Trên cơ sở thế ngưỡng đo được, hãy chọn khoảng thế cho các mức logic cao
(1) và thấp (0) để đảm bảo sự làm việc ổn định của cổng logic.
- Khoảng thế ngưỡng cho mức logic cao:
- Khoảng thế ngưỡng cho mức logic thấp:
Câu hỏi 6 So sánh khoảng thế làm việc lối vào của sơ đồ CMOS với TTL?

3. Đo mức thế lối

ra của cổng logic
CMOS

Bảng D2-7 Ghi kết quả vào bảng D2-7 Thay đổi thế +VDD từ +5V lên +15V, lặp lại thí
nghiệm, ghi kết quả vào bảng D2-7.
IC1/a V DD=+5V V DD=+15V

Vc ~ (1)

Vc ~ (0)
Câu hỏi 7 So sánh khoảng thế làm việc lối ra của sơ đồ CMOS với TTL
4. Công suất tiêu
tán của cổng
logic CMOS

Quan sát và vẽ lại dạng xung ở lối ra của IC1/a.

Nối lối ra C của IC1/a với L (tụ C3 = 4.7nF) (hình D2-2d). Quan sát và vẽ lại
dạng xung ở lối ra của IC1/a.
Bảng D2-7 Thay đổi tần số máy phát từ 1kHz, 5kHz và 10kHz; thay đổi nguồn +VDD từ +5V
và +12V. Ghi giá trị dòng tiêu tán IDD theo các tần số đo vào bảng D2-7.

+VDD Kiểu làm việc 1kHz 5kHz 10kHz

C3 = 0(không nối C-L) 4.93mA 4.64mA 4.29m
5V A
C3 = 4.7nFkhông nối C-L) 4.92mA 4.63mA 4.28m
A
C3 = 0(không nối C-L) 5.71mA 5.45mA 5.12m
+12V A
C3 = 4.7nFkhông nối C-L) 5.72mA 5.44mA 5.13m
A
C3 = 0(không nối C-L)
+15V C3 = 4.7nFkhông nối C-L)

5. Đặc trưng
truyền của cổng

Bảng D2-8 Thay đổi từ từ P2 để thế ra có các giá trị lần lượt như trong bảng D2-8, đo giá
trị thế vào tương ứng. Ghi giá trị đo vào bảng D2-8.
VDD = +5V VDD = +12V

V i (D) V out (C ) V i (D) V out (C )

0.4mV 26.3m 0.7mV 16.1m

V V

0.808V 0.5V 2.479V 2.035V

1.437V 1.045V 4,591V 4.028V

2.474V 2.042V 6.86V 6.13V

 4.564V 4.001V 9.93V 9.03V

4.5V 10.76V 9.8V

+5V +12V

Biểu diễn đồ thị đặc trưng truyền của vi mạch CMOS khi chế độ nuôi khác
nhau, trong đó trục y biểu diễn thế ra, trục x biểu diễn thế vào.

Câu hỏi 8 Nhận xét về chọn thế nuôi +VDD để làm tốt đặc trưng truyền cho vi mạch
CMOS ?

3. Đặc trưng trễ của cổng Logic

1. Đặc trưng trễ
của cổng logic
TTL

Chỉnh mức đồng bộ dao động ký để nhận điểm khởi phát từ máy phát ngoài.
Đo thời gian trễ truyền xung từ lối vào tới lối ra (qua 6 cổng) – là thời gian lệch
mặt tăng của tín hiệu giữa kênh 1 và kênh 2:
tđ (6) = 50................[ns].
Thời gian trễ cho 1 cổng logic TTL tđ (1) = tđ (6) / 6 =8.33................... [ns].
2. Đặc trưng trễ
của cổng logic
CMOS

Chỉnh mức đồng bộ dao động ký để nhận điểm khởi phát từ máy phát ngoài.
Đo thời gian trễ truyền xung từ lối vào tới lối ra (qua 6 cổng) – là thời gian lệch
mặt tăng của tín hiệu giữa kênh 1 và kênh 2: (Vdd=5V)
tđ (6) = ?.....19...........[ns].
Thời gian trễ cho 1 cổng logic TTL tđ (1) = tđ (6) / 6 =....3.167............... [ns].

Bảng D2-9 Thay đổi thế nguồn +VDD lên +5V, +12V, lặp lại bước thí nghiệm 5.4. Ghi giá trị
đo vào bảng D2-9.
+VDD +5V +12V
38ns
tđ (6)
6.33ns
tđ (1) = tđ (6) / 6

Câu hỏi 10 Nhận xét về ảnh hưởng của thế nuôi +VDD lên giá trị thời gian trễ của vi mạch
CMOS ?

4. Vi mạch logic 3 trạng thái

2. Cấu trúc cổng
3 trạng thái
Bảng D2-10 Ghi trạng thái lối ra theo trạng thái lối vào của cổng vào bảng chân lý D2-10:

DS1 LS7 LS8 Lối ra C

E
0 1
0 1
0 0
0 0
1 X
X : Trạng thái bất kỳ
1 0
0 1
1 1
0 1
X 1

Theo kết quả bảng chân lý D2-10 và cấu trúc sơ đồ TTL, giải thích nguyên tắc
hoạt động của cổng NAND 3 trạng thái.
Chú ý: Transistor làm việc ở chế độ khóa (đóng và mở bão hòa hoặc gần bão
hòa).

3. Vi mạch cổng 3
trạng thái

Bảng D2-11 Ghi kết quả vào bảng D2-11:

LS8 LS9 Lối ra C
E A
0 1 1
0 0 0
1 X 0
X : Trạng thái bất kỳ
4. Bộ chuyển số
liệu hai chiều 3
trạng thái

Bảng D2-12 Đặt các công tắc LS1-LS8 (các chân A1 đến A8) ở trạng thái 1 hoặc 0 tùy chọn,
xem ví dụ bảng D2-12. Đặt các công tắc chân E (DS3) ở 1 hoặc 0. Ghi trạng thái
chân B1 - B8 theo trạng thái các đèn LED tương ứng tắt (=0) hay sáng (=1)
A1=1 A2=0 A3=1 A4=0 A5=1 A6=0 A7=1 A8=0
E =1 B1=0 B2=0 B3=0 B4=0 B5=0 B6=0 B7=0 B8=0
E =0 B1=1 B2=0 B3=1 B4=0 B5=1 B6=0 B7=1 B8=0
Đổi trạng thái các công tắc logic cho lối vào A, theo dõi sự thay đổi tương ứng
của các LED chỉ thị.
Bảng D2-13 Đặt các công tắc LS1-LS8 (các chân B1 đến B8) ở trạng thái 1 hoặc 0 tùy chọn,
xem ví dụ bảng D2-13. Đặt các công tắc chân E (DS3) ở 1 hoặc 0. Ghi trạng thái
chân A1 - A8 theo trạng thái các đèn LED tương ứng tắt (=0) hay sáng (=1). Ghi
kết quả vào bảng D2-13.
B1=1 B2=0 B3=1 B4=0 B5=1 B6=0 B7=1 B8=0
E =1 A1=0 A2=0 A3=0 A4=0 A5=0 A6=0 A7=0 A8=0
E =0 A1=1 A2=0 A3=1 A4=0 A5=1 A6=0 A7=1 A8=0
Đổi trạng thái các công tắc logic cho lối vào A, theo dõi sự thay đổi tương ứng
của các LED chỉ thị.