Họ và tên: Ma Thanh Hiển

Mã sinh viên: 19021451

BÁO CÁO THỰC HÀNH ĐIỆN TỬ SỐ BÀI 2

CỔNG LÔGIC (2)
ĐỊNH NGHĨA – ĐẶC TRƯNG
I. Các đặc trưng của cổng logic - TTL

2. Đo mức thế ngưỡng hoạt động lối vào của cổng logic TTL

2.1.
Bảng D2-1
IC1/a IC2/a IC3/a
Vaul 0.80 2.57 0.80
Vall 1.01 2.27 2.49
 2.2. Trên cơ sở thế ngưỡng đo được, hãy chọn khoảng thế vào cho các
mức logic cao (1) và thấp (0) để đảm bảo sự làm việc ổn định của cổng
logic hai trạng thái.
Dựa theo bảng đo, ta có thể xác định được:
+ Khoảng thế của mức Logic thấp (0): từ 0 đến 0.8V
+ Khoảng thế của mức Logic cao (1): từ 2.57 V đến 5V
+ Khoảng thế của mức Logic không xác định: từ 0.8 V đến 2.57 V
2.3. So sánh kết quả đo giữa IC3 (có lối vào trigger Schmitt) với IC1 &
IC2. Nhận xét về khả năng chống nhiễu và hoạt động tin cậy của yếu tố
lối vào tới trigger Schmitt.
Với IC3, khoảng thế của mức chuyển trạng thái là 1.69V.
Với IC1, IC2, khoảng thế của mức chuyển trạng thái lần lượt là 0.21V và
0.22V.
Như vậy, khoảng thế của mức chuyển trạng thái của IC3 lớn hơn nhiều của
IC1 và IC2. Điều này khiến cho IC3 có thể phân biệt mức logic cao và mức
logic thấp rõ ràng hơn.Vì vậy, khả năng chống nhiễu của IC3 tốt hơn.

3. Đo dòng vào cổng logic TTL

 Bảng D2-2
IC1/a IC2/a IC3/a
Ii 1 mA 0.42 mA 1 mA
R1i = +5V/I1ul 5000 11904.7619 5000
R10i = R1ul/10 500 1190.47619 500

4. Đo mức thế lối ra cổng logic TTL

Đo mức thế lối ra cổng NAND và XNOR

 LS7 LS8 A B VC1(V) VC2(V)
0 0 0 0 5 5
0 1 0 1 5 0
1 0 1 0 5 0
1 1 1 1 0 5

Đo mức thế lối ra cổng NOT

LS7 AB VC1(V)
0 0 5
1 1 0

4.4. Nối J1, ngắt J2

Bảng D2-4
A B VC (V)
R=∞ R = R2 = 5k1 R = R3 = 1k R = R4 = 510
0 0 5 5 5 5
0 1 5 5 5 5
1 0 5 5 5 5
1 1 0 0 0.05 0.09

Nhận xét về ảnh hưởng của trở tải R đối với các mức ra và giới hạn tải để mức
ra nằm trong vùng cho phép.
Trở tải R có giá trị càng nhỏ, thế lối ra càng lớn. Cần giới hạn tải sao cho khi 2 đầu
NAND được cấp nguồn 5V thì thế lối ra nhỏ hơn 0.8 V nhằm đảm bảo mức logic
thấp.

4.5. Ngắt J1, nối J2

A B VC (V)
R=∞ R = R2 = 5k1 R = R3 = 1k R = R4 = 510
0 0 5 4.90 4.55 4.17
0 1 5 4.90 4.55 4.17
1 0 5 4.90 4.55 4.17
1 1 0 0 0 0

Nhận xét về khả năng tải của cổng logic khi trở tải nối đất.
Khả năng tải của cổng logic khi trở tải nối đất phụ thuộc nhiều vào giá trị của trở
tải. Trở có giá trị càng nhỏ, thế lối ra càng giảm va có thể dẫn đến nhiễu. Càng mắc
nhiều trở tải song song sẽ càng làm lối ra của cổng càng thấp dẫn đến hiện tượng
nhiễu lối ra.
5. Khả năng tải điện dung của cổng logic TTL

5.4. Khi chưa nối tải điện dung:

5.5. Nối F với lần lượt các chốt I, K, L, M
Nối F với I
Nối F với K

Nối F với L
Nối F với M
5.6. Tăng tần số máy phát của thiết bị chính cho đến khi lối ra IC4/b mất
xung.

Giá trị tần số tới hạn: 83 kHz

5.7. Giảm trở tải cho IC4/a từ 5K1 xuống 1K: Ngắt dây nối điểm C (IC4/a) với E
(trở tải R1). Nối điểm C (IC4/a) với G (trở tải R3)> Lặp lại bước 5.6. Quan sát và
vẽ lại dạng xung ở lối ra của IC4/a, IC4/b khi có tải điện dung và trở tải lên nguồn
nhỏ hơn.
5.8. Kết luận về khả năng tải điện dung của cổng logic.

Giá trị tụ càng lớn, khoảng chuyển tiếp (mức cao-thấp) của kênh B và C càng rộng;
độ rộng xung lẻ ra kênh C càng lớn.
Vì vậy, khi tăng điện dung ở lối ra thì nhiễu lối ra của kênh càng lớn.

6. Đặc trưng truyền của cổng logic TTL

Bảng D2-5
1.0 1.25 1.75 2.0 2.75 3.5 3.75 4.25
Vi(D) 0V 2.5V 5V
V V V V V V V V
Vo(C) 5 5 2 2 2 0 0 0 0 0 0

Biểu diễn sự phụ thuộc thế ra (trục y) theo thế vào (trục x)

II. Các đặc trưng của Cổng CMOS

1. Cấp nguồn 0  +15V cho mảng mạch D2-2. Đặt giá trị nguồn +VDD = +5V
2. Đo mức thế ngưỡng hoạt động lối vào của cổng logic CMOS:

Bảng D2-6.
IC1/a VDD = +5V VDD = +10V +VDD = +15V
Vaul 1.5 1.5 1.5
Vall 2.1 2.1 2.1

2.2. Trên cơ sở thế ngưỡng đo được, hãy chọn khoảng thế cho các mức logic
cao (1) và thấp (0) để đảm bảo sự làm việc ổn định của cổng logic.
Dựa theo bảng đo, ta có thể xác định được:
+ Khoảng thế của mức Logic thấp (0): từ 0 đến 1.5 V
+ Khoảng thế của mức Logic cao (1): từ 2.1 V đến 5V
+ Khoảng thế của mức Logic không xác định: từ 1.5 V đến 2.1 V

2.3. So sánh khoảng thế làm việc lối vào của sơ đồ CMOS với TTL
Khoảng thế mức Logic thấp (0) của CMOS dài hơn của TTL nhưng khoảng thế của
mức Logic cao (1) thì ngắn hơn.
3. Đo mức thế lối ra của cổng logic CMOS:
Bảng D2-7
 IC1/a VDD = +5V VDD = +10V +VDD = +15V
Vc ~ (1) 5 5 5
Vc ~ (0) 2.5 2.5 2.5

3.2. So sánh khoảng thế làm việc lối ra của sơ đồ CMOS với TTL
Do việc mô phỏng chỉ thể hiện được 2 mức điện áp ở lối ra là 2.5 V và 5 V nên gặp
phải vấn đề khi xác định thế ra ứng với các mới Logic.
Trong thực tế, khoảng thế mức Logic thấp và mức Logic cao của CMOS khá ngắn
(0V-0.33V và 4.4V-5V).
Trong khi đó, khoảng thế mức Logic thấp và mức Logic cao của TTL dài hơn (0V-
0.4V và 2.4V-5V).
4. Công suất tiêu tán của cổng logic CMOS
4.3. Nối các lối vào của IC1 xuống đất. Đo dòng tiêu tán khi IC1 chưa hoạt động.

Nối các lối vào của IC1 lên nguồn +VDD. Đo dòng tiêu tán khi IC1 chưa hoạt
động.
4.4. Đặt máy phát xung CLOCK GENERATOR của thiết bị chính DTLAB-201N ở
chế độ phát với tần số 1KHz. Nối lối ra CMOS của máy phát xung với lối vào A
của IC1/a.
4.5. Quan sát và vẽ lại dạng xung ở lối ra của IC1/a.

Dạng xung ở lối ra

4.6. Nối lối ra C của IC1/a với L (tụ C3 = 4.7nF)
Quan sát và vẽ lại dạng xung ở lối ra của IC1/a

Dạng xung ở lối ra của IC1/a

Tăng tần số máy phát lên 5kHz và 10kHz. Ghi giá trị dòng tiêu tán IDD theo các
tần số đo vào bảng D2-7
4.7. Thay đổi nguồn +VDD lên +10V (biên độ xung máy phát ở lối ra CMOS có
biên độ tự tăng theo). Lặp lại bước thí nghiệm trên. Ghi kết quả vào bảng D2-7.
4.8. Thay đổi nguồn +VDD lên +15V (biên độ xung máy phát ở lối ra CMOS có
biên độ tự tăng theo). Lặp lại bước thí nghiệm trên. Ghi kết quả vào bảng D2-7.
Bảng D2-7
+VDD Kiểu làm việc 1KHz 5KHz 10KHz
C3 = 0 (không nối C-
50 mA 25 mA 50 mA
L)
+5V
C3 = 4.7nF(có nối C-
50 mA 25 mA 50 mA
L)
C3 = 0 (không nối C-
50 mA 50 mA 50 mA
L)
+10V
C3 = 4.7nF(có nối C-
50 mA 50 mA 50 mA
L)
 C3 = 0 (không nối C-
25 mA 50 mA 50 mA
L)
+15V
C3 = 4.7nF(có nối C-
25 mA 50 mA 50 mA
L)

5. Đặc trưng truyền của cổng

5.1. Nối mạch trong mảng D2-2 theo sơ đồ D2-2b. Nối J3 để cấp thế cho biến trở
P2. Ban đầu đặt +VDD = +3.5V. Sử dụng đồng hồ đo để đo thế vào và thế ra cổng
CMOS.

5.2. Vặn biến trở P2 để đặt thế Vi(D) = 0. Đo thế ra tại C của IC1/a.
Thay đổi từ từ P2 để thế ra có các giá trị lần lượt như trong bảng D2-8, đo giá trị
thế vào tương ứng. Ghi giá trị đo vào bảng D2-8.

Bảng D2-8
VDD = +3.5V VDD = +5V VDD = +10V VDD = +15V
Vi(D) VOut(C) Vi(D) VOut(C) Vi(D) VOut(C) Vi(D) VOut(C)
0 5V 0 0 0
0.5V 0.5 V 10 V 2V
1.0V 1.0 V 2.0 V 4V
1.75 V 2.5 V 5.0 V 7.5 V
2.5 V 4.0 V 8.0 V 11 V
3.0 V 4.5 V 9.0 V 13 V
+3.5V +5V +10 V +15 V
Em không đo được bài này thầy ạ!
III. Đặc trưng trễ của cổng Logic
1. Đặc trưng trễ của cổng logic TTL

- Kết quả mô phỏng:

Khoảng trễ (6 cổng) = 2.15uS – 2.05uS = 0.1uS

 Trễ (1 cổng) = 0.01667uS
a. Đặc trưng trễ của cổng logic CMOS:
- Kết quả mô phỏng:

- Khoảng trễ (6 cổng) = 175nS = 0.175uS

 Trễ (1 cổng) = 0.0261667uS

IV. Vi mạch logic 3 trạng thái:
a. Cấu trúc cổng 3 trạng thái:
 DS(E) LS7(A)
0 1
0 1
0 0
0 0
1 X
LS8(B) Lối ra (C)
1 0
0 1
1 1
0 1
X 0

 Giải thích nguyên lí:

- Khi tín hiệu Enable = 1 thì transistor Q2 ở chế độ thông bão hòa => V CE (Q2)
= 0.2V
+ Giả sử nếu đầu vào V B(Q1) ở mức cao thì vì diode D3 thông nên nó cũng
sẽ bị ghim ở mức thế thấp. Vì thế Q1 ngắt bất kể 2 đầu vào A-B ở mức nào,
không có dòng I C(Q1) nên không có sụt thế trên R3; trong khi có dòng I C
(Q2) làm sụt thế trên trở R2 => diode D4 thông và ghim thế V B(Q3) ở
khoảng lớn hơn 0.7V đủ để Q3 thông. Nhưng V E(Q3) cũng là V B(Q5) không
đủ lớn để Q5 thông => Q5 ngắt.
+ Vì Q1 ngắt nên V B(Q4) ở mức thấp => Q4 ngắt.
 Thế lối ra của cả mạch ở mức thấp mà không phụ thuộc vào 2 đầu vào A –
B.
- Khi Enable = 0, Q2 bị ngắt dẫn đến không xuất hiện dòng I C(Q2) nên không
có sụt thế trên R2 => các diode D3 và D4 bị cấm. Vì thế các thế V B(Q1) và
V B(Q3) không còn bị ghim ở mức thấp mà mức thế sẽ do các đầu vào A-B
quyết định.
 Mạch sẽ hoạt động như cổng NAND TTL dựa trên 2 đầu vào A-B (nguyên lí
cổng NAND TTL).
b. Vi mạch cổng 3 trạng thái:

LS8 (E) LS9 (A) Lối ra (C)

0 1 1
0 0 0
1 X 0
c. Bộ chuyển số liệu hai chiều 3 trạng thái:
Bảng D2-12: (DIR = 1)
A1=1 A2=0 A3=1 A4=0 A5=1 A6=0 A7=1 A8=0
E =1 B1=0 B2=0 B3=0 B4=0 B5=0 B6=0 B7=0 B8=0
E =0 B1=1 B2=0 B3=1 B4=0 B5=1 B6=0 B7=1 B8=0
Bảng D2-13: (DIR = 0)
B1=1 B2=0 B3=1 B4=0 B5=1 B6=0 B7=1 B8=0
E =1 A1=0 A2=0 A3=0 A4=0 A5=0 A6=0 A7=0 A8=0
E =0 A1=1 A2=0 A3=1 A4=0 A5=1 A6=0 A7=1 A8=0

Kết luận: Khi tín hiệu enable đầu vào ở mức 0 thì đèn sẽ sáng/tắt tùy theo trạng
thái đầu vào của cổng tương ứng. Suy ra mạch trạng thái hoạt động ở mức thấp.