차량용반도체를위한고신뢰성내장형메모리설계기술연구

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중견연구자지원사업 최종(결과)보고서
양식A101
① 부처사업명(대) 기초연구사업 보안등급(보안, 일반) 일반
② 사 업 명(중) 중견연구자지원사업 공개가능여부(공개, 비공개) 공개
아래 중 1개 선택
①(유형1-1)중견연구, ②도약연구후속(도전), ③중견연구(총연구비0.5억원이상~3억이하),
④중견연구(총연구비1.5억원이상~3억이하), ⑤중견연구(총연구비3억원초과~5억이하),
③ 세부사업명(소) ⑥중견연구(총연구비5억초과), ⑦중견연구(총연구비5천이상~1.5억이하)
⑧중견후속연구(총연구비1.5억초과~3억이하), ⑨중견후속연구(총연구비3억초과~5억이하)
⑩중견후속연구(총연구비5천이상~1.5억이하), ⑪핵심연구(후속개인),
⑫헥심연구(후속융합개인), ⑬핵심연구(후속융합공동), ⑭핵심연구(후속개인2단계)
④ 과제성격(기초, 응용, 개발) 기초 ④-1 실용화 대상여부(실용화, 비실용화) 비실용화
국 문 차량용 반도체를 위한 고신뢰성 내장형 메모리 설계기술 연구
⑤ 과 제 명
영 문 Studying Fault-tolerant Embedded Memory Design Techniques for Automotive Semiconductor
⑥ 주관연구기관 경희대학교 산학협력단
⑦ 협동연구기관
성 명 장익준 직급(직위) 부교수
⑧ 주관연구책임자
소속부서 경희대학교 전 공 전자공학
⑨ 연구개발비 및 참여연구원수 (단위: 천원, M․Y)
기업체부담금 정부외 상대국
정부출연금 합계 참여
년 도 (A) 현금 현물 소계 출연금 부담금
G=(A+B+E) 연구원수
(C) (D) E=(C+D) (B) (F)
1차년도 100,000,000 0 100,000,000 10
2차년도 100,000,000 0 100,000,000 13
3차년도 100,000,000 0 100,000,000 7
4차년도 X 0 0 X
5차년도 X 0 0 X
합계 300,000,000 0 0 0 0 0 300,000,000 30
⑩ 총연구기간 2017. 03. 01 ~ 2020.02.29. (36개월)

(별첨 과제 목록에서 총 연구기간을 반드시 확인 후 작성)
⑪ 다년도협약연구기간 기재하지 않음
⑫ 당해연도연구기간 2017. 03. 01 ~ 2020.02.29. (36개월)
(별첨 과제 목록에서 당해연도 연구기간을 반드시 확인 후 작성)
중소기업수 대기업수 기타 계
⑬ 참여기업
0
상대국연구기관수 상대국연구개발비 상대국연구책임자수
⑭ 국제공동연구
관계 규정과 모든 지시사항을 준수하면서 국가연구개발사업에 따라 수행 중인 연구개발과제의 최종보고서를

붙임과 같이 제출 합니다.
2020년 3월 27일
주관연구책임자 : 장익준
주관연구기관장 : 이범석
※ 전자접수이므로 주관연구책임자 및 주관연구기관장 서명(인, 직인)은 생략
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〈 연구결과 요약문 〉
양식A202
차량에 탑재되는 반도체는 가정용, 산업용 대비 온도, 습도 등의 조건이 매우
열악하며, 필요수명, 허용 불량률, 재고 보유 기간 등의 요구 조건이 더욱 엄
격하다. 이러한 요구 조건을 만족시키려면 높은 신뢰성을 제공하는 내장형
메모리 설계가 필수적이다. 본 연구자는 내장형 메모리의 신뢰성을 대폭 향
상하려면 소프트에러 극복 기술, 트랜지스터 노화 대처를 위한 기술, 기존보
연구개요 다 더욱 강화된 공정, 온도, 전압 변이에 대한 내성 설계 기술이 반드시 필요
하다고 생각하였다. 그리고 향후 자동차에 더욱 많은 반도체들이 탑재될 경
우, 전력 소모량이 문제가 될 개연성을 고려하여 저전력 설계가 중요할 것으
로 예측하였다. 이를 개선하고자 본 연구기간인 총 3년에 걸쳐 칩을 제작하
고 실험 및 검증을 통하여 국내 특허 및 논문 게재를 진행하였다.
1차년도) 설계 요소 기술 연구 및 개발
미세화 공정에 따라 전력 효율성 또한 중요해지고 1V이하의 낮은 공급전압
에서도 동작 가능한 저전력 내장형 메모리 설계 기술을 개발하여 동작의 안
정성을 입증하였다.
2차년도) 내장형 메모리 시스템 테스트칩 구현
IDEC에서 주최하는 MPW를 통해 테스트칩을 제작하였다. 기존 계획대로
연구 목표대비 32KB 내장형 메모리 테스트칩을 개발하였으며 패키지칩 동작을 확인하기위
연구결과 해 PCB를 설계 및 soldering 작업 후 칩 동작을 확인함으로서 측정 환경을
구축하였다.
3차년도) 테스트칩 실험 검증 및 보완 기술 연구
현 연구실의 특허 기술을 이용하여 여러 온도, 전압 등의 환경 요소들에 따
른 SRAM 메모리의 특성 변화를 검증하였다. 또한 항공기의 운송 과정에서
메모리에 악영향을 미치는 중성자에 대한 연구가 중요해짐에 따라 DRAM의
Soft Error와 Hard Error 연구를 추가적으로 진행하였다.
고집적 공정일수록 공정변이, 온도, 전압 변이에 대한 트랜지스터의 민감도가
더욱 증가한다. 게다가 자동차에서 발생하는 열로 인하여 차량용 반도체들은
가정용, 산업용 대비 더욱 극심한 온도 변이에 노출될 수 밖에 없다. 하지만
이번 연구기간 동안 설계한 메모리는 이러한 문제점을 기존 메모리와 비교했
연구개발결과의
중요성 을 때 온도, 공정변이, 저전력 측면에서 뛰어난 결과를 보여주었다. 이번 결
과를 바탕으로 고집적 차량용에 사용되는 고속 메모리의 한가지 중요한 해결
책으로서 제시될 수 있었다.
SRAM 차량용 반도체 저전력 설계
중심어 고집적 패키치 칩 제작 DRAM

중성자 측정
※ 표양식의 변경 및 삭제 금지
※ 이미지, 수식, 표의 삽입을 금지하며 특수문자 기호는 전각기호만을 이용하여 작성
※ 본 요약문은 정보 제공용으로 활용되므로 핵심적인 내용을 이해하기 쉽도록 한 장 이내로 작성
※ 작성 대상 기간 : 총 연구기간(함께 첨부된 과제 목록에서 총 연구기간을 확인하고 작성 요망)
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〈 목 차 〉
1. 연구개발과제의 개요 ····································································································· 00
2. 연구수행내용 및 연구결과 ··························································································· 00
3. 연구개발결과의 중요성 ································································································· 00
4. 참고문헌 ··························································································································· 00
5. 연구성과 ··························································································································· 00
<연구책임자 대표적 연구실적> ······················································································ 00
<별첨> 주관연구기관의 자체평가 의견서
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1. 연구개발과제의 개요
1) 본 연구개발의 필요성
근래 들어 자동차 반도체 시장이 폭발적으로 증가하고 있으며, 이와 더불어 자동차에 탑재할
내장형 메모리의 산업용 대비 온도, 전력 효율성이 매우 중요해지고 있다. 차량에 탑재되는 반
도체는 가정용, 산업용 대비 온도, 습도 등의 조건이 매우 열악하며, 필요수명, 허용 불량률, 재
고 보유 기간 등의 요구 조건이 더욱 엄격하다. 이러한 요구 조건을 만족시키려면 높은 신뢰성
을 제공하는 내장형 메모리 설계가 필수적이다. 본 연구자는 내장형 메모리의 신뢰성을 대폭
향상하려면 소프트에러 극복 기술, 트랜지스터 노화 대처를 위한 기술, 기존보다 더욱 강화된
공정, 온도, 전압 변이에 대한 내성 설계 기술이 반드시 필요하다고 생각하였다. 그리고 향후
자동차에 더욱 많은 반도체들이 탑재될 경우, 전력 소모량이 문제가 될 개연성을 고려하여 저
전력 설계가 중요할 것으로 예측하였다.
이 중 소프트에러 및 트랜지스터 노화로 인한 신뢰성 저하는 제품을 출시한 후 발생하는 문
제이므로 Post-silicon 검증 단계에서 적절한 검증이 사실상 불가능하다. 본 연구는 이러한 한
계 상황에서 차량용 반도체에 요구되는 높은 신뢰성을 만족하기 위하여, 설계 단계에서 소프트
에러 및 트랜지스터 노화 문제를 적극적으로 대처할 수 있는 특화 설계 기술을 제안하기로 하
였다. 무엇보다 이와 같은 환경에서는 방사능 입자들이 트랜지스터에 충돌할 때 발생하는 전자
와 정공들이 일으키는 소프트에러에 대한 대처가 필수적이다[1-9]. 지난해 삼성전자 조직 개편
에서 가장 큰 주목을 끈 것은 자동차 전장 사업부의 신설이었다. 삼성전자는 자동차 전장을 차
세대 먹거리 분야로 선정하고 향후 지속적인 투자를 통하여 세계적인 경쟁력을 확보한다는 계
획을 발표 하였다. 자동차 전장 사업 대상 중 차량용 반도체는 가장 부가 가치가 높은 핵심 사
업으로 간주된다. <그림 1>에서 볼 수 있듯이 차량용 반도체 시장은 2013년에서 2020년 현재
까지 급격한 성장을 해 왔으며, 현재는 자동차의 다양한 부품에 반도체가 사용되고 있다.
<그림 1> 차량용 반도체 시장 추이 및 차량용 반도체 이용 부분 예제
현재 자동차 주요 부품들은 대부분 전자식으로 제어가 이루어지며, 이를 위해서는 관련 센서

반도체들이 각 부품들에 부착되어야 한다. 전자식 제어 시스템은 그 센서들의 입력 값을 근거
로 하여 MCU가 제어를 수행하는 구조이다. 근래에 들어 각광 받고 있는 자율형 주행 자동차
의 경우는 정밀한 제어를 위하여 더욱 다양한 센서 반도체가 필요하며, 관련 MCU의 요구 성
능 또한 더욱 높아지고 있다. 실제 세계 프로세서 시장을 선도하는 업체인 ARM사는 향후 10
년 내 차량용 MCU의 요구 성능이 기존 제품 대비 100배 이상 높아질 것이라고 예측하였다.
이러한 고성능 요구 조건을 만족시키려면, 100나노 이하의 초고집적 공정으로 구현한 MCU를
자동차에 탑재되어여만 할 것이다.
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널리 알려진 것처럼 고집적 공정일수록 공정, 온도, 전압 변이에 대한 트랜지스터의 민감도

가 더욱 증가한다. 게다가 자동차에서 발생하는 열로 인하여 차량용 반도체들은 가정용, 산업
용 대비 더욱 극심한 온도 변이에 노출될 수밖에 없다. 자뿐만 아니라 공적 집적도가 커질수록
각종 패키징 소재에서 방출되는 알파 입자가 일으키는 소프트 에러에 노출될 확률이 크게 증
가한다 (<그림 2> 참조). 자동차의 경우 높은 고지대 등에서도 주행할 수 있기 때문에, 우주에
서 들어오는 양성자로 인한 소프트에러 확률 또한 문제가 될 수 있다.
또한 초고집적 공정에서는 NBTI (Negative Bias Temperature Instability), PBTI (Positive Bias
Temperature Instability)와 같은 현상으로 트랜지스터가 노화되면서, 문턱 전압이 증가하여 동
작 전류가 감소하는 현상을 보인다 (<그림 3> 참조). BTI 현상은 트랜지스터가 오랜 시간 켜져
있을 때 생기는 특징이 있다. 이와 같은 트랜지스터 노화 현상은 공정 집적도가 높아질수록 더
두드러지며, 동작 온도가 높아질수록 노화 속도가 가속화 된다 (<그림 4> 참조). 이미 언급한
것처럼 차량용 반도체는 가정용, 산업용 반도체 대비 더욱 고온 환경에서 동작하기 때문에, 트
랜지스터 노화현상이 추후 차량용 반도체에서 심각한 문제가 될 것임이 분명하다.
<그림 2> 공정 집적도와 소프트에러 <그림 3> 트랜지스터의 노화 현상 <그림 4> 온도와 트랜지스터의
확률의 상관관계 (출처: Intel) (출처: [10]) 노화의 상관관계 (출처: [11])
2) 수행하고자 했던 최종목표
본 연구는 차량용 반도체 설계를 위하여 필요한 고신뢰성 내장형 메모리 설계를 위한 기술을
연구하고, 그 연구 결과를 기반으로 내장형 메모리 원형 테스트칩을 제작, 실제 측정을 통하여
효용성을 검증하는 것을 목표로 설정하였다. 본 연구는 총 3년의 연구기간을 가졌으며 1차년도
에는 설계 요소 기술 연구 및 개발, 2차년도에는 제안 요소 기술 기반으로 내장형 메모리 시
스템을 테스트칩 구현, 3차년도에는 테스트칩 실험 검증 및 보완 기술 연구를 수행할 예정이었
다. 본 연구는 3편이상의 IEEE 계열 국제 저널 논문 게재, 3건 이상의 국내 특허 출원, 2건 이
상의 국내 특허 등록을 정량적 목표로 정한다. 위 연구 목표 달성 할 경우, 후속 연구를 지원
하여 연구 결과물을 다른 사용자들이 사용할 수 있도록 설계 라이브러리화하고, 관련 기술 사
업화를 추구하는 것을 궁극적 목적으로 정하였다.
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2. 연구수행내용 및 연구결과
가. 차량용 반도체 고속 메모리 설계(we-Quatro)
- 기존 Dice, 6T-SRAM, 10T-Quatro의(그림<5,6>참고) 취약점을 보완하고자 본 연구에서 4KB

we-Quatro를 설계.
<그림 5> Dice (출처 : [12]] <그림 6> 6T(왼쪽), Quatro(오른쪽) SRAM 셀(출처 : [12])
- we-Quatro는 Quatro에 2개의 트랜지스터를 추가하여 Quatro의 단점인 Writability의 취약성

을 극복하였음(<그림 7>참고).
- 공정은 28nm FD-SOI를 적용하였으며 2개의 트랜지스터 셀이 추가되었음에도 불구하고

Quatro의 셀 면적과 같게 설계할 수 있었음. 그 이유는 Layout 상(에서 Quatro의 빈 공간에
2개의 cell 배치가 가능했기 때문(그림<8> 참고).
- 공정변이, 전압, 온도(PVT) 환경에서 메모리 기능 검증.
<그림 7> we-Quatro SRAM 셀 <그림 8> 6T, Quatro we-Quatro SRAM의 셀
면적과 Layout 비교(28nm FD-SOI 공정)
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<그림 9> 제작한 칩의 Die-Photo와 4KB 6T, Quatro, we-Quatro macros.

(28nm FD-SOI 공정)
나. 온도에 따른 6T-SRAM, Quatro, we-Quatro SRAM cell의 Read/Write 기능 검증.
- 측정의 신뢰성을 높이기 위해(die-to-die 변이) 5개의 칩에 대해 같은 실험을 진행. 초기

1.2V 전압과 1MHz의 Clk으로 로직 데이터 ‘0’을 써주어 메모리를 initialization을 시킴과 동
시에 칩의 동작을 확인. 그 후 Hold 에러(데이터 유지) 없이, 1.2V에서 0.35V까지 전압을 낮
추었음. 여기서 0.35V는 에러율을 가속화 시키기 위하여 의도적으로 전압을 낮춤.
- 현 연구실에서 보유하고 있는 챔버의 가변 온도 범위를 고려하여 25°C와 75°C에서 제시된 3
가지 SRAM들의 read/write 검증
<그림 10> 25°C, 70°C에서 Read 동작 시 에러 개수
- <그림 10>에서 볼 수 있듯이 0.35V에서 Read 후 다시 1.2V로 전압을 가해주는 이유는 read
지연에 의한 에러를 없애주기 위해서임. 즉, 0.35V에서 flip이 일어난 데이터가 다시 인가된
1.2V의 전압을 통해 계속해서 유지가 된 flip된 데이터를 볼 수 있기 때문. 이렇게 안좋은
read static noise margin을 통해 일어난 에러의 숫자를 카운트하여 확인.
- 0.35V, 25°C(상온), 에러 개수는 6T-SRAM에서 약 20~50개 정도 발생했고 Quatro에서는 에
러가 없었으며 we-Quatro에서는 미세한 에러가 존재.
- 0.35V, 75°C(고온), 에러 개수는 6T-SRAM에서 약 30~400개 정도 발생했고 Quatro는 상온과
마찬가지로 에러가 없었지만 we-Quatro에서는 상온에서보다 아주 약간 에러가 증가했음.
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<그림 11> 25°C, 70°C에서 Write 동작 시 에러 개수
- 위의 <그림 11>은 Write 동작에서의 stability를 측정했을 때 에러 개수를 도식화한 그래프.

- read와 마찬가지로 write failure를 주기위해 1.2V에서 로직 ‘0’를 통해 Initialization을 먼저
시켜주고 0.6V의 전압으로 로직 ‘1’을 Write함. 그 후 Data Hold를 위해 1.2V를 다시 인가하
여 에러 개수를 카운트하였음.
- 사전 연구에서 보았듯이 Quatro는 Writability에 매우 취약함. 하지만 we-Quatro는 25°C,
70°C에서도 write동작에 월등히 뛰어난 성능을 보여줌. Read에서는 Quatro에 비해 약간의 에
러가 발생했지만 이는 일부러 에러를 가속시킨 환경이라는 가정하에 Read동작에서도
Quatro에 비해 차이가 없다고 판단.
다. 중성자가 28nm SOI SRAM cell 및 DDR4 SDRAM 미치는 영향 분석(추가연구 포함)
1) 28nm SOI SRAM cell
<그림 12> 중성자 조사 후 Single Error Upset(SEU) 에러 측정 데이터
- 경희대학교에 위치한 원자로센터(<그림 14>)에서 중성자 측정 실험을 실시하였으며, 최대
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에너지 1MeV보다 작은 열중성자(Thermal Neutron)가 70~80%를 이루고있는 챔버에서 측정

을 진행.
- 데이터를 받기 위한 실험실로부터 챔버 간의 거리 때문에 긴 케이블을 사용. 이 때 Read동
작 시 전압이 저전력이기 때문에 신호에 간섭을 받을 수 있음. 그래서 read 동작에서는 1.2V
의 전압 및 100Hz의 주파수 신호를 전달하였음.
- 중성자가 조사된 1시간동안 0.55V까지는 6T-SRAM을 제외하고 we-Quatro에서 에러가 발견
되지 않았음. 그 뒤 we-Quatro에서 셀 1개에서만 발생(<그림12>참고).
- 이번 실험을 통해 we-Quatro가 SEU(single-Error-Upset)를 일으키는 열 중성자(낮은 에너지)
환경에 대해서도 상당히 안정성이 높음을 의미함.
2) DDR4 SDRAM cell (추가연구)
- 마찬가지로 경희대학교 원자로센터에서 측정 실험을 진행하였으며 항공기 안에서 DRAM에

미치는 중성자 특성을 분석하기 위하여 추가적으로 진행(<그림15>참고).
- 중성자 3시간 조사 후 여러 가지 DRAM의 cell 저장에 필수적인 Refresh 주기 속도를 조절함
으로서 메모리의 데이터 유지 능력을 검증.
<그림 13> refresh time 관점에서 바라본 retention 에러 그래프. (a) 중성자 조사 직후 상온에서 측정,
(b) 190시간이 지난 뒤 상온에서 측정
- 2개의 칩 모두 128MB 메모리씩 각각 4Bank로 나누어 0x00(로직 ‘0’), 0xFF(로직 ‘1’), 체크

패턴(1010), 랜덤 패턴(무작위)으로 write해준 뒤 Read를 통해 데이터 에러율을 측정하였음.
(유지 전압 1.2V)
- refresh time은 0.032초, 0.064초, 0.128초, 0.256초, 0.512초, 1초, 2초, 4초로 나누어서 측정.
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- 실험실 내외부 온도는 항상 20도로 유지.

- JEDEC 표준으로 규정된 64ms보다 빠른 32ms refresh time에서도 에러가 발생하는 것을 보
아 중성자에서는 단지 Soft Error가 아닌 Hard Error도 DRAM에 심각한 영향을 줄 수 있다는
잠정적 결론을 내림.
- (<그림 14>참고) 190시간 뒤 전체 메모리 크기인 4GB로 크기를 늘려 얼마나 Hard Error가
생겼는지, Time Annealing이 생기는지(시간이 지남에 따라 자연적으로 cell의 recovery 능력
검증), 그리고 측정의 높은 신뢰성 검증을 위해 상온(25°C)과 60°C에서 측정.
- 기존의 4개 패턴에 2개의 패턴을 추가하였음(check패턴의 반대 패턴, Random의 반대 패턴)
- Refresh Time 32ms에서 상온에서 발생했던 Hard Error가 60°C에서는 없어지고 전혀 다른
DRAM의 cell에서 Hard Error가 생기는 현상이 발견됨. 신뢰성 검증을 위해 4차례 재측정을 진행하였
고 같은 현상이 지속적으로 관찰됨.
- 이 후 80°C, 150°C로 DRAM에 Annealing을 해준 뒤 Annealing 효과가 일어나는지 확인하는
실험을 진행. 큰 Refresh time( 예)1초, 2초 )에서는 효과가 보이는 듯했으나, refresh time이
빨라질수록 annealing 전과 비교해봤을 때 결과에 별다른 차이가 없었음.
<그림 14> Refresh Time 32ms일 때 패턴별 상온과 60°C에서 발생하는 에러 비교
라. TID가 28nm SOI 공정에 미치는 영향 분석
- 사전 연구를 통해 28nm FD-SOI에서 Bulk 트랜지스터 비교해봤을 때 TID가 트랜지스터에 미

치는 전기적 특성이 다르게 나타나는 것을 확인. 이는 TID 효과가 SRAM 셀의 stability에
얼마나 영향을 주는지 신뢰성을 평가하는데 가치를 둠. TID가 we-Quatro에 미치는 영향을
확인하기 위해 측정을 진행함.
- 측정은 정읍에 위치한 첨단방사선 연구센터의 원자로에서 실시하였으며, 차량용 반도체에 탑
재되는 전자부품의 인증 조건 그 이상을 고려하여 200krad 선량까지 그 추이를 관찰함
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<그림 15> 중성자 테스트 원자로 시설(왼쪽) 및 챔버(중간) DDR4 SDRAM 측정 환경(오른쪽)
<그림 16> 방사선 센터 TID 측정 순서도(왼쪽), TID 측정 셋업과 60Co gamma 방사선 소스 (오른쪽)
- <그림 16>는 방사선 센터에서 we-Quatro 신뢰성 평가를 위해 진행 했었던 측정 순서와 측

정 셋업 방법에 대한 사진을 보여줌.
- 1시간당 Dose rate은 10Krad이므로 조사시간(20시간)을 고려하여 선량계를 통해 측정한 총
선량은 약 200Krad(SiO2)였음.
- 에러율을 가속화하기 위하여 read/write 동작 전압을 각각 0.5V/0.45V로 줄여 주었고 그리고
주파수를 100KHz로 속도를 높였다. 그 후 모든 SRAM칩에는 ‘5A’(짝수 행: ‘5‘, 홀수행 : ’A’)
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를 고정시킨뒤 바이어스를 시켰음.
<그림 17> 선량(10Krad/hour)과 전압 따른 Read/Write failure 측정
- 6T와 we-Quatro는 TID의 총 선량이 높아짐에 따라(<그림 17>참고) 에러율이 증가하는 것을

볼 수 있음. Quatro에서도 read 동작시 에러율이 증가하지만 반면에 write동작시 에러율이
감소하는 것을 볼 수 있음. 이는 FD-SOI 특성상 TID가 p-mos의 threshold를 변화시켜
mosfet의 leakage를 촉진시킨다. 결론적으로 read 기능의 안정성이 감소되고 write는 증가하
게 됨.
- 0.5V/0.45V, 그리고 100KHz에서 6T와 we-Quatro의 Write 지연 에러는 TID 이전에는 일어나
지 않았음. 그러나 TID 이후 pmos가 매우 약해졌기 때문에 pull-up 지연을 악화시켰고
Write 지연 에러가 발생했다고 본 연구 결과로서 추론해볼 수 있음.
- Quatro에서는 n-mos의 pull-up이 cell의 Write 안정성을 결정짓기 때문에 오히려 TID에도 좋
은 특성이 나타남.
- 낮은 VDD에도 불구하고(0.5V) read/write 에러가 200krad까지 그렇게 많이 생기지 않았음에
주목하였음.
마. 소프트에러 내성 Test-chip 측정 결과
- 본 연구에서는 3가지 SRAM 셀의 soft error 내성을 측정하여 비교함. Soft Error에 내성 측
정을 위해서는 두 가지 실험을 시행하였음. 첫 번째는 Alpha-Source를 Test-chip위에 놓고
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23시간 동안 SEU로 인한 Data Flip 개수를 관찰하는 것, 두 번째는 앞에서 설명한 경희대학
교 원자로에서 중성자 조사 실험을 시행하는 것임.
<그림 18> Alpha 측정 사진(왼쪽), 0.6V에서 시간별로 관찰한 6T SRAM의 Data Flip 개수(오른쪽)
- <그림 18>은 Alpha-Source 실험 사진 및 Alpha-Source 노출 후 시간이 지나면서 관찰한 6T

SRAM의 data flip의 개수 변화 사진. Alpha-Source로는 Polonium-210 (0.1μCi, 5407.5 keV)
이 사용되었고, 0.65V의 공급 전압에서 6T SRAM을 Alpha-Source에 노출하였음. 시간별로
거의 data flip이 증가함을 관찰할 수 있었음.
<그림 19> 23시간 Alpha-Source 노출 후 관찰한 Data

Flip 개수
- <그림 19>은 3가지 SRAM 셀들에 대하여 공급 전압을 변화하면서 관찰한 Data Flip의 개수
임. 각 공급 전압별로 23시간의 Alpha-Source 노출 후 Data Flip을 관찰하였고 0.45V까지
Quatro와 we-Quatro는 Data Flip이 보이지 않았으며 0.32V까지 공급 전압을 낮추었을 때,
소프트에러로 인한 동작 오류가 관찰되었음.
- 14 -
3. 연구개발결과의 중요성
가. 차세대 DRAM 설계의 방향성 제시

본 연구에서 진행하고자 하는 DRAM의 방사선 조사실험 및 신뢰성 분석은 현재 DRAM 업계
의 매우 중요한 문제이며, 삼성과 SK하이닉스 같은 회사들의 관심이 매우 높다. 본 연구결과는
추후 DRAM의 소재 및 설계방법 결정에 중요한 이정표를 제시할 것이라고 확신한다.
나. 자동차관련 반도체 설계의 경쟁력 강화

본 연구결과는 현재 자동차용 반도체에서 발생하는 주요한 문제인 소프트에러로 인한 신뢰성
저하를 해결하는 데 필요한 기초지식과 요소 기술을 제공하는 매우 중요한 의미가 있다. 추후
자율주행 자동차에서는 소프트에러가 더욱 중요한 문제가 될 것이 분명하며, 이를 해결하기 위
한 내방사선 회로 기술 또한 그 시장적 가치가 더욱 높아질 것이다.
다. 의료기기용 반도체 설계에 적용 가능

의료기기에 탑재하는 전자 부품들은 방사선으로 인한 신뢰성 저하가 큰 문제인 것으로 알려
져 있다. 실제 CT 촬영 도중, 반도체의 신뢰성 저하로 의료기기가 작동이 중단되는 사고가 심
심치 않게 발생한다고 한다. CT 촬영 도중에 발생하는 의료기기의 고장은 환자에게 큰 공포감
을 주기에 이를 해결하려고 많은 의료기기 회사들이 노력 중이다. 본 연구결과는 이러한 의료
기기에 탑재하는 전자 부품에 적용할 수 있다.
라. 원전해체 기술에 적용 가능성

추후 에너지 다변화 정책과 맞물려 원전해체 기술 또한 중요한 기술이 될 것이 자명하다. 원
전해체 과정에서 전자부품의 방사선으로 인한 신뢰성 저하는 매우 중요한 문제가 될 것이다.
본 연구결과는 이러한 문제점을 해결하기 위한 기초 기술이 될 것이다.
마. 한층 더 내방사선 성능이 강화된 Flip-flop 기술의 제안

<그림 5, 6>의 DICE, Quatro는 Flip-flop으로 개량되어서 내방사선 Flip-flop으로 사용되기도
한다. 하지만, 기존의 측정 결과에 따르면 우주와 같은 극심한 방사선 환경하에서는 위와 같은
내방사선 Flip-flop 역시 상당한 오류가 발생한다. 그렇기 때문에 본 연구의 내방사선 성능이
월등한 새로운 회로를 제시하여 우주환경에서도 원활하게 동작할 수 있는 device를 적용시켜
야 한다. <그림 21>은 본 과제의 연구자가 선행 연구로 제안한 Flip-flop이며 현재 test-chip을
제작하여 내방사선 성능을 평가 중에 있다.
- 15 -
A B C D
0 1 0 1
C D A B
<그림 21> PMOS pull-down을 이용하여 SEU 저항성을 강화한

새로운 Flip-flop
바. TID 손상 정도 파악 및 보상 회로 개발
TID에 의해 손상을 입지 않는
TID 손상
기준 회로
보상 회로
비교기 (공급전압
또는 바디전압
일반 비교 회로 조절)
<그림 20> TID 손상 정도 파악 및 보상 회로 개념도
본 연구에서는 TID 손상 정도를 실시간으로 파악할 수 있는 회로를 설계하고 이를 이용하여

그 손상 정도를 보상할 것이다. 손상 정도 파악은 <그림 6>과 같이 TID 손상이 없는 기준 회
로와 손상이 있는 회로를 비교하는 방식으로 구현이 가능하며, 그 손상 정도에 따라 공급 전압
조절을 하는 방식으로 일부 보상도 가능하다. 이러한 방법의 큰 기술적 장벽은 방사선 환경하
에서 모든 회로 들이 TID에 의해 손상을 입기 때문에 TID 손상이 없는 기준 회로를 구현하는
것이 무척 어렵다는 것이다. 본 과제 책임자는 이와 관련한 연구를 지난 수년간에 걸쳐 수행하
였으며, TID 손상에 대하여 손상이 거의 없는 기준 회로를 만드는 것에 성공하여 관련 논문을
준비 중에 있다. 이러한 기준 회로와 일반 비교 회로의 초기 특성이 동일하도록 조절한 후, 추
후 두 회로의 차이를 비교하면 일반 비교 회로가 TID에 의해 어느 정도 손상이 받는지를 파악
하는 것이 가능하며, 그 결과를 바탕으로 일부 보상이 가능하다. 이처럼 TID 손상 정도를 파악
후 능동적으로 이를 보상하는 기술은 아직까지 학계에도 보고된 바가 없는 최초의 시도이다.
- 16 -
4. 참고문헌
[1] Kanda, Kouichi, Hattori Sadaaki, and Takayasu Sakurai. "90% write power-saving SRAM using
sense-amplifying memory cell." Solid-State Circuits, IEEE Journal of 39.6 (2004): 927-933.
[2] Derhacobian, N., Valery A. Vardanian, and Yervant Zorian. "Embedded memory reliability: The SER
challenge." Memory Technology, Design and Testing, 2004. Records of the 2004 International
Workshop on. IEEE, 2004.
[3] Shivakumar, Premkishore, et al. "Modeling the effect of technology trends on the soft error rate
of combinational logic." Dependable Systems and Networks, 2002. DSN 2002. Proceedings.
International Conference on. IEEE, 2002.
[4] Wang, Shuai, Jie Hu, and Sotirios G. Ziavras. "Replicating tag entries for reliability enhancement
in cache tag arrays." Very Large Scale Integration (VLSI) Systems, IEEE Transactions on 20.4
(2012): 643-654.
[5] Baumann, Robert C., and Timothy Z. Hossain. "Electronic device and process achieving a
reduction in alpha particle emissions from boron-based compounds essentially free of
boron-10." U.S. Patent No. 5,395,783. 7 Mar. 1995.
[6] Baumann, Robert C. "Radiation-induced soft errors in advanced semiconductor technologies."
Device and Materials Reliability, IEEE Transactions on 5.3 (2005): 305-316.
[7] Benedetto, J., et al. "Heavy ion-induced digital single-event transients in deep submicron
processes." IEEE transactions on nuclear science 51.6 (2004): 3480-3485.
[8] Calin, Th, Michael Nicolaidis, and Raoul Velazco. "Upset hardened memory design for submicron
CMOS technology." (1996).
[9] Black, Jeffrey D., et al. "HBD layout isolation techniques for multiple node charge collection
mitigation." Nuclear Science, IEEE Transactions on 52.6 (2005): 2536-2541.
[10] M. A. Alam, “Negative Bias Temperature Instability Basics/Modeling”, Tutorial at IRPS 2005
[11] M. A. Alam, H. Kufluoglu, D. Varghese, S. Mahapatra, “A comprehensive model for PMOS NBTI
degradation: Recent progress,” pp. 853-962, vol 47, Issue 6, June 2007
[12] Le Dinh Trang Dang, Trinh Dinh Linh, Nguyen Thanh Dat, ChangHong Min, Jinsang Kim, and
Ik-Joon Chang “Comparing Variation-tolerance and SEU/TID-Resilience of Three SRAMCells in
28nm FD-SOI Technology: 6T, Quatro, and we-Quatro. 2020 IEEE International Reliability
Physics Symposium & 14th International Electrostatic Discharge Workshop.
- 17 -
5. 연구성과
<주관연구책임자(공동연구원 포함) 대표적 연구실적>
○ 논문 및 특허 실적(최대 5개 작성)(파란색 글자는 예시임)
구분 논문게재지/ 논문게재일 특기사항

번호 논문명/특허명 소속기관명 역할
(논문/특허) 특허등록국가 /특허등록일 (I.F. 등)
Total Ionizing Dose Effect IEEE
on Ring Oscillator Electron
1 논문 경희대학교 교신저자 2018.09.27 3.433
Frequency in 28-nm Device
Letter/미국
FD-SOI Technology
we-Quatro: IEEE
Transaction
Radiation-hardened SRAM
2 논문 경희대학교 교신저자 on Nuclear 2017.07.18 1.44
cell with parametric Science/미
process variation tolerance 국
A 28mn FD-SOI 4KB
Radiation-hardened 12T
SRAM Macro with 0.6~ 1V A-SSCC/미
3 학회
Wide Dynamic Voltage
경희대학교 교신저자 2018.11.05.
국
Scaling for Space
Applications
Comparing
Variation-tolerance and
SEU/TID-Resilience of
4 학회 Three SRAM Cells in 28nm 경희대학교 교신저자 IRPS/미국 Accept됨
FD-SOI Technology: 6T,
Quatro, and we-Quatro
- 18 -
○ 기타 실적(논문 및 특허 외 기타 실적 입력)
아래에 언급한 3개의 논문은 이미 제출하여 현재 review중에 있는 논문이다.
- Rad-Shock How Low Energy Neutron Destructs (under review, IEEE TRANSACTIONS ON
NUCLEAR SCIENCE)
- TID Effect Characterization in 6T SRAM of 28nm FD-SOI and 65nm bulk-CMOS(under
review, IEEE ACCESS )
- Exploring Variation Tolerance and SEU-Resilience of we-Quatro SRAM Cell in 28nm

FD-SOI and 65nm CMOS(under review, JSSC)
- 19 -
[붙임1]
〈 주관연구책임자(공동연구원 포함) 대표적 논문‧특허실적 요약문〉
연구실적 유형 논문( ○ ) 특허( )
연구책임자/공동연구원 구분 및 성명 연구책임자(장익준)
(논문)Total Ionizing Dose Effect on Ring Oscillator Frequency
논문/특허명
in 28-nm FD-SOI Technology
게재지(저널명) IEEE Electron Device Letter
Impact Factor 및
SCI 등재 여부 등재 3.433/0
논문실적정보 인용횟수(SCI)
SCOPUS 등재 여부 등재 인용횟수(SCOPUS) 1회
□
ISSN 0741-3106 게재년월 2018.09.27
역할(제1, 교신, 참여) 교신저자 참여자수 5명
구분 - 등록(출원) 국가 -
특허실적정보
등록(출원) 번호 - 등록(출원)일 -
□
등록(출원)자 성명 - 발명자 성명 -
요 약 문
- 상기 논문에서는 방사선 환경에서 FD-SOI 공정과 device에 미치는 영향을 연구하였다. 내방사선 회로로
n-FET과 p-FET 게이트의 포텐션을 프로그램할 수 있는 특별한 Ring Oscillator를 65nm bulk C-MOS와
60
28nm FD-SOI 공정기술을 이용해 제작하여 Co감마선 200krad(SiO2)를 조사시켜 이에 대한 결과를 보
고하였다.
연구 목표 및 연구내용과의 연관성 기대성과 및 파급 효과

본 연구는 새로운 SRAM을 제시하여 차량용 반도체 전압, 온도, 소프트에러 내성을 가진 메모리 및 주변
설계에 필수적인 높은 안정성과 신뢰성을 가진 내장 회로를 제안함으로서 저전력, 고지대에서 소프트에
형 메모리 설계를 위한 기술을 연구하고, 그 연구 러의 영향을 받는 자동차에 신뢰성 향상과 고온에서
결과를 기반으로 내장형 메모리 원형 테스트칩을 제 도 원활하게 동작하는 고집적 메모리를 통해 다양한
작, 실제 측정을 통하여 효용성을 검증할 수 있었던 자동차 부품에 사용되는데 높은 잠재력을 가질 것이
좋은 발판이 되었음. 라고 생각됨.
- 20 -
〈 대표적 연구실적 사본 〉
※ 주관연구책임자 대표적 연구실적에 기재된 항목에 한해, 논문 제목과 저자가 포함된 페이지(교신저자 등을
여부를 확인할 수 있는 페이지) 및 사사표기된 페이지를 스캔(혹은 PDF)하여 순서대로 아래에 첨부
※ 특허의 경우, 등록증 사본을 스캔하여 아래에 첨부(공개 가능한 경우에만 해당)
○ 논문 중 연구책임자(공동연구원) 성명과 사사 부분을 강조(형광펜 등)하여 첨부
- 21 -
[붙임1]
연구책임자/공동연구원 구분 및 성명 연구책임자(장익준)
(논문)Supply voltage decision methodology to minimize SRAM
논문/특허명
standby power under radiation environment.
게재지(저널명) IEEE transactions on nuclear science
Impact Factor 및
SCOPUS 등재 여부 등재 인용횟수(SCOPUS) 0
□
ISSN 0018-9499 게재년월 2015.05.01
역할(제1, 교신, 참여) 교신 참여자수 3
특허실적정보
□
요 약 문
- 상기 논문에서는 방사선 환경 하에서 우리가 기존의 SRAM의 예비 전력을 줄이는 방법론으로 지구정지
궤도의 방사선 환경과 더불어 3가지 Error Correction Code(ECC) 시나리오를 제안하였다(Hamming
Code, double-error-correction(DEC), triple-error-correction(TEC) BCH code).

SRAM이 동작하지 않을 때 hold current의 전력을 속도는 고속으로 유지하고 메모리의 예비 동작에서
최소화 시키면서 누설전류를 차단하는 방법을 제안 사용되는 전력을 최소화 함으로서 전력 낭비를 막을
함으로서 자동차의 반도체 칩에서 사용되는 전력을 수 있다.
줄이고 고효율적인 운용이 가능하다.
- 22 -
- 23 -
[붙임1]
연구책임자/공동연구원 구분 및 성명 연구책임자(장익준),
(논문)Studying the variation effects of radiation hardened Quatro
논문/특허명
SRAM bit-cell
Impact Factor 및
SCOPUS 등재 여부 등재 인용횟수(SCOPUS) 0
□
ISSN 0018-9499 게재년월 2016.07.12
특허실적정보
□
요 약 문
- 보편적으로 사용되고 있는 6T SRAM에 4개의 트랜지스터를 붙여 저전력 Quatro SRAM을 설계하여 내방
사선이 가능한 회로를 설계했다. 이를 첨단방사선센터에서 감마선을 조사시킨 뒤 read/write에 대한 신뢰
성 평가를 실시하였고 기존 SRAM에 비해 Quatro가 방사선 환경에서 성능이 우수함을 보여주었다.

방사선에 강한 SRAM 메모리를 설계하여 고지대에 고지대에 방사선, 특히 중성자와 같은 입자들의 영
잔존하는 우주방사선으로부터 차량을 보호하고자 하 향을 최소화하여 Soft Error를 줄여 신뢰성을 향상시
였다. 킴으로서 차량의 내구성을 증진시킬 수 있다.
- 24 -
- 25 -
[붙임1]
연구책임자/공동연구원 구분 및 성명 연구책임자(장익준),
(논문) we-Quatro: Radiation-hardened SRAM cell with parametric
논문/특허명
process variation tolerance
Impact Factor 및
SCOPUS 등재 여부 등재 인용횟수(SCOPUS) 6회
□
ISSN 0018-9499 게재년월 2018.09.27
특허실적정보
□
요 약 문
- 사전연구에서 진행한 Quatro SRAM의 write stability를 높이고자 we-Quatro SRAM을 설계하여 문제점을
보완하고 정읍에 위치한 첨단방사선센터(감마선)와 경희대학교의 원자로 센터(중성자)에서 각각 감마선과
중성자 특성에 내성을 갖고 있는 회로임을 측정 및 연구를 통해 증명하였다.

기존의 Write stability가 낮았던 Quatro를 보완하여 기존의 연구에서 만든 SRAM 메모리를 차량용 반도
cell 면적은 유지하고 내방사선에 강한 we-Quatro를 체에 사용하게 되면 저전력, 내방사선, 칩 면적, 속
설계하여 차량용 반도체에 들어가는 메모리의 성능 도의 모든 측면에서 우수한 반도체로서의 성장 가능
을 향상시키고자 하였다. 성이 짙다고 생각한다.
- 26 -
- 27 -

차량용반도체를위한고신뢰성내장형메모리설계기술연구

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차량용반도체를위한고신뢰성내장형메모리설계기술연구

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국가연구개발 보고서원문 성과물 전담기관인 한국과학기술정보연구원에서 가공・서비스 하는 연구보고서는 동의 없이 상업적 및 기타 영리목적으로 사용할 수 없습니다.

⑩ 총연구기간 2017. 03. 01 ~ 2020.02.29. (36개월)

관계 규정과 모든 지시사항을 준수하면서 국가연구개발사업에 따라 수행 중인 연구개발과제의 최종보고서를

※ 전자접수이므로 주관연구책임자 및 주관연구기관장 서명(인, 직인)은 생략

SRAM 차량용 반도체 저전력 설계

중심어 고집적 패키치 칩 제작 DRAM

2. 연구수행내용 및 연구결과 ··························································································· 00

3. 연구개발결과의 중요성 ································································································· 00

<연구책임자 대표적 연구실적> ······················································································ 00

<별첨> 주관연구기관의 자체평가 의견서

<그림 1> 차량용 반도체 시장 추이 및 차량용 반도체 이용 부분 예제

현재 자동차 주요 부품들은 대부분 전자식으로 제어가 이루어지며, 이를 위해서는 관련 센서

널리 알려진 것처럼 고집적 공정일수록 공정, 온도, 전압 변이에 대한 트랜지스터의 민감도

가. 차량용 반도체 고속 메모리 설계(we-Quatro)

- 기존 Dice, 6T-SRAM, 10T-Quatro의(그림<5,6>참고) 취약점을 보완하고자 본 연구에서 4KB

- we-Quatro는 Quatro에 2개의 트랜지스터를 추가하여 Quatro의 단점인 Writability의 취약성

- 공정은 28nm FD-SOI를 적용하였으며 2개의 트랜지스터 셀이 추가되었음에도 불구하고

<그림 9> 제작한 칩의 Die-Photo와 4KB 6T, Quatro, we-Quatro macros.

나. 온도에 따른 6T-SRAM, Quatro, we-Quatro SRAM cell의 Read/Write 기능 검증.

- 측정의 신뢰성을 높이기 위해(die-to-die 변이) 5개의 칩에 대해 같은 실험을 진행. 초기

<그림 10> 25°C, 70°C에서 Read 동작 시 에러 개수

<그림 11> 25°C, 70°C에서 Write 동작 시 에러 개수

- 위의 <그림 11>은 Write 동작에서의 stability를 측정했을 때 에러 개수를 도식화한 그래프.

1) 28nm SOI SRAM cell

<그림 12> 중성자 조사 후 Single Error Upset(SEU) 에러 측정 데이터

- 경희대학교에 위치한 원자로센터(<그림 14>)에서 중성자 측정 실험을 실시하였으며, 최대

에너지 1MeV보다 작은 열중성자(Thermal Neutron)가 70~80%를 이루고있는 챔버에서 측정

2) DDR4 SDRAM cell (추가연구)

- 마찬가지로 경희대학교 원자로센터에서 측정 실험을 진행하였으며 항공기 안에서 DRAM에

- 2개의 칩 모두 128MB 메모리씩 각각 4Bank로 나누어 0x00(로직 ‘0’), 0xFF(로직 ‘1’), 체크

- 실험실 내외부 온도는 항상 20도로 유지.

<그림 14> Refresh Time 32ms일 때 패턴별 상온과 60°C에서 발생하는 에러 비교

라. TID가 28nm SOI 공정에 미치는 영향 분석

- 사전 연구를 통해 28nm FD-SOI에서 Bulk 트랜지스터 비교해봤을 때 TID가 트랜지스터에 미

- <그림 16>는 방사선 센터에서 we-Quatro 신뢰성 평가를 위해 진행 했었던 측정 순서와 측

를 고정시킨뒤 바이어스를 시켰음.

<그림 17> 선량(10Krad/hour)과 전압 따른 Read/Write failure 측정

- 6T와 we-Quatro는 TID의 총 선량이 높아짐에 따라(<그림 17>참고) 에러율이 증가하는 것을

- <그림 18>은 Alpha-Source 실험 사진 및 Alpha-Source 노출 후 시간이 지나면서 관찰한 6T

<그림 19> 23시간 Alpha-Source 노출 후 관찰한 Data

가. 차세대 DRAM 설계의 방향성 제시

나. 자동차관련 반도체 설계의 경쟁력 강화

다. 의료기기용 반도체 설계에 적용 가능

라. 원전해체 기술에 적용 가능성

마. 한층 더 내방사선 성능이 강화된 Flip-flop 기술의 제안

<그림 21> PMOS pull-down을 이용하여 SEU 저항성을 강화한

<그림 20> TID 손상 정도 파악 및 보상 회로 개념도

본 연구에서는 TID 손상 정도를 실시간으로 파악할 수 있는 회로를 설계하고 이를 이용하여

<주관연구책임자(공동연구원 포함) 대표적 연구실적>

○ 논문 및 특허 실적(최대 5개 작성)(파란색 글자는 예시임)

구분 논문게재지/ 논문게재일 특기사항

아래에 언급한 3개의 논문은 이미 제출하여 현재 review중에 있는 논문이다.

- Exploring Variation Tolerance and SEU-Resilience of we-Quatro SRAM Cell in 28nm

연구 목표 및 연구내용과의 연관성 기대성과 및 파급 효과

○ 논문 중 연구책임자(공동연구원) 성명과 사사 부분을 강조(형광펜 등)하여 첨부

연구 목표 및 연구내용과의 연관성 기대성과 및 파급 효과

연구 목표 및 연구내용과의 연관성 기대성과 및 파급 효과

연구 목표 및 연구내용과의 연관성 기대성과 및 파급 효과

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