Chuong 4 KTXSo

Chương 4
MẠCH LOGIC TỔ HỢP
4.1. Kiến thức chung

4.2. Tổng hợp – phân tích mạch logic tổ hợp
4.3. Các mạch logic tổ hợp thường gặp
Kiến thức chung
• Các mạch số được chia ra làm hai loại: Mạch tổ
hợp và Mạch tuần tự.
+ Mạch tổ hợp:
- Trạng thái đầu ra chỉ phụ thuộc vào tổ hợp các
đầu vào khi tổ hợp này đã ổn định.
- Trạng thái của mạch trước khi có tín hiệu đầu
vào, không liên quan đến tín hiệu đầu ra.
- Mạch tổ hợp có cấu trúc từ các cổng logic. Vậy
các mạch cổng và các mạch logic đã gặp ở
chương 2 là mạch tổ hợp. Đầu ra Z của mạch tổ
hợp là hàm logic của các biến đầu vào X1, X2,
X3,…, Xn. Đặng Hữu Định-Khoa Công nghệ Điện
2
tử-IUH
• Mạch tuần tự :
- Trạng thái đầu ra không những phụ thuộc
vào tổ hợp các đầu vào mà còn phụ thuộc
trạng thái đầu ra trước đó. Ta nói mạch
tuần tự có tính nhớ.
- Đầu ra Z+ của mạch tuần tự là hàm logic
của các biến đầu vào X1, X2, X3,…, Xn và
đầu ra Z trước đó, do đó Z+ = F(Z, X1, X2,
X3,…, Xn).
Đặng Hữu Định-Khoa Công nghệ Điện

3
tử-IUH
• Hoạt động của mạch tổ hợp được biểu thị bởi
hàm logic, bảng sự thật, sơ đồ logic, bảng
Karnaugh, hoặc đồ thị thời gian dạng sóng.
• Dùng hàm logic để biểu diễn vi mạch cỡ nhỏ
(SSI).
• Đối với vi mạch cỡ vừa (MSI) thường:
+ Biểu diễn bằng bảng sự thật, hoặc bảng kê, dùng
mức logic cao (H) và mức logic thấp (L) để mô tả
quan hệ logic của tín hiệu đầu ra và tín hiệu đầu
vào của mạch đang xét.
+ Thay giá trị logic cho trạng thái trong bảng kê, thì
ta có bảng sự thậtĐặng
tương ứng.
Hữu Định-Khoa Công nghệ Điện
4
tử-IUH
• Một mạch tổ hợp gồm nhiều đầu vào và nhiều
đầu ra. Tập hợp các hàm logic đầu ra có thể viết
dưới dạng:
Z1= F1(X1, X2, X3, …, Xn),

Z2= F2(X1, X2, X3, …, Xn),
Z3= F3(X1, X2, X3, …, Xn),
…
Zm= Fm(X1, X2, X3, …, Xn).

5
tử-IUH
Tổng hợp – phân tích mạch logic tổ hợp
• Thực hiện phân tích một sơ đồ mạch logic đã
cho, tìm ra hàm logic; bảng sự thật hoặc dạng
sóng tín hiệu đầu ra tương ứng tín hiệu vào; giá
trị tín hiệu ở mỗi điểm sơ đồ, làm theo các
bước:
+ Để đơn giản, ta dùng biến phụ cho mỗi mạch
đầu ra của cổng logic.
+ Viết biểu thức hàm logic theo biến phụ, bắt đầu
từ đầu vào rồi đến đầu ra của tín hiệu hoặc ngược
lại.
+ Thay các biến phụ bằng các biến đầu vào, thì
thu được hàn logic tương ứng.
6
tử-IUH
Sơ đồ logic và sơ đồ khối

7
tử-IUH
• Hàm tổ hợp
Z1 = F(X, Y, W, J, V, U, T),
Z2 = F(X, Y, W, J, V, U, T).
• Đặt biến phụ cho mỗi đầu ra của mỗi cổng:
F1  XY, F2  J  V, F3  W  F1 , F4  F2U.
• Suy ra Z1  F3F4 ,Z 2  Z1  T
Viết khai triển phương trình logic đầu ra theo các biến
Z1  F3F4  F3  F4  W  F1  F2U,
Z 2  Z1  T  Z1 T  W  F1  F2UT.
• Thay thế các giá trị F1 và F2 vào Z1 và Z2, ta được
Z1  W  F1  F2U  W  XY  J  VU  W  X  Y  J.V .U
Z 2  W  F1  F2UT  W  XY  J  VU T
 W. XY .J VUT  W. X . Y .T(J  V  U).

8
tử-IUH
Thiết kế mạch tổ hợp
• Yêu cầu: Chức năng, dạng sóng, tính năng kỹ

thuật,…, từ đó thiết lập sơ đồ mạch từ các phần
tử đã có.
• Với mạch cỡ nhỏ (SSI):
+ Bài toán đặt ra,
+ Mô tả bài toán theo chức năng,
+ Tối thiểu hóa,
+ Sơ đồ logic thực hiện hàm đã tối thiểu hóa theo
các cổng logic đã cho sẵn.
• Với mạch cỡ trung (MSI, LSI, VLSI,..) việc thiết
kế theo kiểu lập trình sẽ được đề cập sau.
9
tử-IUH
Thiết kế mạch tổ hợp hai tầng và nhiều tầng
o Mạch hai tầng

+ Ưu:
- Thực hiện được rất nhiều hàm logic,
- Tốc độ xử lý cao,
- Dễ thiết kế theo các phân tích đơn giản.
+ Nhược:
- Thường gặp trường hợp sơ đồ khó tối thiểu
hóa,
- Khi số đầu vào lớn thì số lượng cổng sử dụng
quá rất nhiều và số tầng tăng theo.
10
tử-IUH
Tầng 2 AND OR NAND NOR
Tầng 1
1. POS
2. F
AND X SOP X Áp dụng D
(De Morgan)
1. SOP
2. F
OR POS X Áp dụng D X
(De Morgan)
1. POS 1. SOP
2. Các TP 2. F
Áp dụng D
NAND Áp dụng D X
(Các thành phần
X
(De Morgan) không đổi)
1. SOP 1. POS
2. Các TP 2. F
NOR X X Áp dụng D
Áp dụng D (Các thành phần
(De Morgan) không đổi)
11
tử-IUH
• Giả thiết rằng:
+ Các tín hiệu đầu vào Xi ,Xi có sẵn,
+ Chỉ sử dụng một loại phần tử trên cùng một tầng (AND,
OR, NAND, NOR),
+ Các cổng có số đầu vào không hạn chế.
• Ví dụ: Cho hàm 3 biến F(X, Y, W) như hình vẽ
XY
00 01 11 10
W
0 1 1
1 1 1 1
Tối thiểu hóa hàm, ta thu được:

FX W Y W X W
 (XHữuĐịnh-Khoa
FĐặng W)(XCông  Ynghệ
 Điện
W) 12
tử-IUH
• Tầng 1 dùng AND, tầng 2 dùng OR theo SOP
FX W Y W X W
• Tầng 1 dùng OR, tầng 2 dùng AND theo POS
F  (X  W)(X  Y  W)
• Tầng 1 dùng NAND, tầng 2 dùng AND
F  (X  W)(X  Y  W)
Đảo hai lần từng tổ hợp rồi áp dụng De Morgan
F  (X  W)(X  Y  W)
 (X  W)(X  Y  W)
 XW X Y W
13
tử-IUH
• Tầng 1 dùng NOR, tầng 2 dùng OR
Hàm F dưới dạng SOP: F  X W  Y W  X W
Đảo 2 lần từng tổ hợp rồi dùng định lý De Morgan
FX W Y W X W X W Y W X W
 (X  Y)  (Y  W)  (X  W)
• Tầng 1dùng OR, tầng 2 dùng NAND

Đảo 2 lần cả tổng các tổ hợp rồi dùng định lý De
Morgan
F X W Y W X W
 X W  Y W  X W  (X  W)(Y  W)(X  W)
14
tử-IUH
• Tầng 1 dùng NAND, tầng 2 dùng NAND
Đảo 2 lần cả tổng các tổ hợp rồi dùng định lý De
Morgan (giữ nguyên các thành phần)
F X W Y W X W
 X W Y W X W X W Y W X W
• Tầng 1 dùng AND, tầng 2 dùng NOR

POS: F  (X  W)(X  Y  W)
Đảo 2 lần rồi dùng định lý De Morgan
F  (X  W)(X  Y  W)
 (X  W)(X  Y  W)  (XW).(XY W)
15
tử-IUH
• Tầng 1 dùng NOR, tầng 2 dùng NOR
POS: F  (X  W)(X  Y  W)
Đảo 2 lần rồi dùng định lý De Morgan (giữ
nguyên các thành phần)
F  (X  W)(X  Y  W)
 (X  W)(X  Y  W)  (X  W)  (X  Y  W)
o Mạch nhiều tầng

Nếu số biến đầu vào nhiều hơn số đầu vào của
các cổng logic có sẵn thì phải tăng số tầng lên, sử
dụng nhiều cổng cùng loại AND, OR, NAND, NOR
có số đầu vào ít hơn.
16
tử-IUH
17
tử-IUH
18
tử-IUH
Thiết kế hệ hàm tổ hợp
• Thiết lập sơ đồ của nhiều hàm logic cho trước
sao cho sơ đồ được đơn giản
• Giả sử mạch được thiết lập gồm 2 tầng, các
đầu vào Xi , Xi là có sẵn.
• Số đầu vào và đầu ra không giới hạn.
• Ví dụ: Thiết kế hệ ba hàm tổ hợp
F (X, Y, W, J)
G (X, Y, W, J)
H (X, Y, W, J)
Giá trị các hàm được cho bởi các bảng Karnaugh
sau:

19
tử-IUH
F G
WJ WJ
XY 00 01 11 10 00 01 11 10
XY
00 1 1 00
01 1 01 1
11 1 1 11 1 1
10 10 1 1 1
H
WJ
XY 00 01 11 10
00 1
01 1 1
11 1 1
10 1
20
tử-IUH
• Thiết kế riêng từng hàm số
Tối thiểu hóa các hàm số từ bảng Karnaugh, ta được:
F  XYJ  XYJ  XWJ, (Gmin  9)
G  XJ  XYW  XYWJ, (Gmin  9)
H  XWJ  XWJ  XYJ  XYJ. (Gmin  12)
Số đầu vào để thực hiện 3 hàm tối thiểu là 30.
• Thiết kế theo phương pháp dùng các phần

chung của các hàm số
Xây dựng bảng Karnaugh theo các cặp hàm số FG,
FH, GH và FGH.

21
tử-IUH
FG FH
WJ WJ
XY 00 01 11 10 00 01 11 10
XY
00 00 1
01 01 1
11 1 1 11 1 1
10 10
GH FGH
WJ WJ
XY 00 01 11 10 XY 00 01 11 10
00 00
01 1 01
11 1 1 11 1 1
10 1 10
22
tử-IUH
• Đánh dấu # ở các ô là phần chung
của từng cặp hàm và cả 3 hàm, các ô
phần riêng được đánh dấu là 1.
• Tối thiểu hóa các hàm theo các ô có
đánh dấu #, ô đánh dấu 1 không
dùng.
• Sử dụng bảng Karnaugh vừa đánh
dấu, viết được biểu thức các hàm F,
G và H.
23
tử-IUH
F G
WJ WJ
XY 00 01 11 10 00 01 11 10
XY
00 # 1 00
01 # 01 #
11 # # 11 # #
10 10 # 1 1
H
WJ
XY 00 01 11 10
00 #
01 # #
11 # #
10 #
24
tử-IUH
F  XYJ  XYWJ  XYJ,
G  XYJ  XWJ  XYWJ  XYW,
H  XYJ  XWJ  XYWJ  XYWJ  XYWJ.
• Sơ đồ chỉ còn 24 đầu vào, sử dụng 7 cổng AND,

3 cổng OR. Nếu thực hiện theo phương pháp
riêng từng hàm thì phải cần 30 đầu vào với 10
cổng AND, 3 cổng OR.
• Các hàm đảo của các hàm và cặp hàm trên
hoàn toàn áp dụng được theo các phương pháp
này.

25
tử-IUH
F G
Đặng Hữu Định-Khoa Công nghệ Điện H
26
tử-IUH
Các mạch logic tổ hợp thường gặp
o Các mạch số học (Arithmetic Circuits)
• Bộ cộng một nửa (Half-Adders)
+ Bộ cộng một nửa là một mạch logic tổ hợp nhận
hai số nhị phân và tạo ra một bit tổng và một bit
nhớ.
+ Bảng sự thật của mạch cộng một nửa cho thấy
cột Xi và Yi tương ứng với tổng và bit nhớ.
Xi Yi Si Ci
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
27
tử-IUH
+ Các biểu thức Boolean cho tổng và nhớ có thể được
lấy trực tiếp từ bảng sự thật và có dạng như sau:
Si  XiYi  Xi Yi
 Xi  Yi
Ci  Xi Yi .
+ Mạch NAND – NAND thực hiện phép tính tổng và số
nhớ

28
tử-IUH
• Bộ cộng đầy đủ (Full Adders )
+ Bộ cộng một nửa chỉ có thể được sử dụng cho hai
chữ số có trọng số nhỏ nhất khi cộng hai số nhị phân
đa bit, do vậy nên không thể thực hiện đưa bit mang
đến bộ cộng kiểu này.
+ Với phép cộng đa bit, một bit mang từ bậc trước đó
phải được tính đến, điều này dẫn đến sự cần thiết
phải thiết kế một bộ cộng đầy đủ.
+ Bộ cộng đầy đủ có thể nhận hai bit toán tử Xi, Yi và
một bit mang vào Ci từ phép cộng trước đó; nó tạo ra
một bit tổng Si và một bit mang ra C0.
+ Bit tổng Si là 1 nếu ở đầu vào của bộ cộng đầy đủ có
chứa số lẻ con số 1, trong khi C0 mang ra là 1 nếu có
hai hoặc nhiều hơn số con số 1 ở đầu vào.
29
tử-IUH
Xi Yi Wi Si C0
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
Si  Xi Yi Wi  XiYi Wi  Xi Yi W i  XiYi Wi ,
C0  XiYi Wi  Xi Yi Wi  XiYi W i  XiYi Wi .
+ Các biểu thức này được biểu diễn bằng bảng Karnaugh.
Biểu thức của Si không thể tối thiểu hóa. Tối thiểu hóa biểu
thức C0 ta được
C0  Xi Yi  Yi Wi  Xi Wi .
30
tử-IUH
• Biểu thức của Si và C0 có thể được viết lại như sau :
Si  Xi Yi W i  XiYi Wi  XiYi W i  Xi Yi Wi
 (Xi  Yi  Wi )  (Xi  Yi  W i )  (Xi  Yi  Wi )  (X i  Yi  W i ),

C0  X i Y i  Y i W i  X i W i
 (Xi  Yi )  (Yi  W i )  (Xi  W i ).

31
tử-IUH
32
tử-IUH
33
tử-IUH
Bộ cộng gợn số nhớ 4 bit

34
tử-IUH
• Bộ trừ một nửa (Half-Subtractors)
+ Mạch trừ một nửa được sử dụng để thực hiện phép
trừ nhị phân 1 bit.
+ Bảng sự thật của phép trừ một nửa được sử dụng
để trừ Y (số trừ) khỏi X (số bị trừ) và tạo ra bit hiệu D
và bit mượn B.
+ Các biểu thức Boolean cho đầu ra D và B được lấy
từ bảng sự thật và được đưa ra bởi
X Y D B
0 0 0 0 D  XY  XY
0 1 1 1 XY
1 0 1 0 B  XY
1 1 0 0
35
tử-IUH
X Y D B
0 0 0 0 D  XY  XY
0 1 1 1 XY
1 0 1 0 B  XY
1 1 0 0

36
tử-IUH
• Bộ trừ đầy đủ (Full Subtractors)
+ Một bộ trừ đầy đủ có ba đầu vào X (số bị trừ), Y (số
trừ) và Z (số mượn trước đó).
+ Các đầu ra của bộ trừ đầy đủ là bit hiệu D và bit đầu
ra mượn B.
+ Bit đầu ra D thu được từ phép trừ, Xi - (Yi + Wi). Bit
đầu ra B là 0 nếu X i  Yi với Xi = 0. Nếu Xi = 1, bit đầu
ra B là 1 khi và chỉ khi X i  Yi .
+ Các biểu thức Boolean được đơn giản hóa cho đầu
ra B và D được lấy từ các sơ đồ bản đồ Karnaugh của
hàm đang xét. Biểu thức tối thiểu hóa là
Di =Xi Yi Wi +Xi Yi W i +Xi Yi W i +Xi Yi Wi
Bi =Xi Wi +Xi Yi +Yi Wi
37
tử-IUH
+ Biểu thức cho Di đầu ra giống hệt với biểu
thức cho Si trong mạch cộng đầy đủ.
+ Biểu thức cho Bi tương tự như biểu thức
mang ra C0 trong bộ cộng đầy đủ, ngoại trừ
biến đầu vào Xi là bù.
+ Một bộ cộng đầy đủ cũng có thể được sử
dụng để thực hiện chức năng trừ, bằng cách
áp dụng bù cho đầu vào Xi để tạo phần
mang ra.

38
tử-IUH
Xi Yi Wi Di Bi
0 0 0 0 0
0 0 1 1 1
0 1 0 1 1
0 1 1 0 1
1 0 0 1 0
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1
Yi W i Y i Wi Yi Wi Yi W i Yi W i Y i Wi Yi Wi Yi W i
Xi 1 1 Xi 1 1 1
Xi 1 1 Xi 1
D  X i Y i Wi  X i Yi W i  X i Y i W i  X i Yi Wi B  X i Wi  X i Y  Yi Wi
39
tử-IUH
D  X i Y i Wi  X i Yi W i  X i Y i W i  X i Yi Wi
B  X i Wi  X i Y  Yi Wi
Xi
Xi
Yi
Yi
Wi
Wi

40
tử-IUH
• Bộ trừ bù hai
(Two’s Complement Subtractors)
+ Tất cả các hệ thống kỹ thuật số hiện đại đều sử

dụng hệ thống số bù 2.
+ Phép trừ bù 2 được thực hiện bằng việc bù 2
cho số trừ và cộng nó vào số bị trừ.
+ Nếu bit dấu của số kết quả là 0, thì phần số của
số được biểu thị dưới dạng độ lớn.
+Tuy nhiên, nếu bit dấu của số kết quả là 1, phần
số của số kết quả phải được thay đổi thành bù 2
để có được độ lớn chính xác.
41
tử-IUH
+ Thực hiện phép trừ X – Y, với X= +7(001112) và
Y= +9(010012). Đầu tiên đảo số trừ, ta được
10110. Sau đó lấy 00111 cộng 10110 với số nhớ
mang vào (carry-in) bằng 1
+ Tiến hành bù 2 phần độ lớn của số, tức là đảo
số 1110 được 0001+1= 0010(210), sao đó lấy dấu
được -2.
00111
10110
1
11110
42
tử-IUH
+ Một ví dụ khác. Lấy X = + 3(000112) trừ Y = -
6(110102). Đầu tiên đảo số trừ, ta được 00101.
Sau đó lấy 00011 cộng 00101 với số nhớ mang
vào (carry-in) bằng 1
+ Vì kết quả là số dương, nên không cần lấy bù 2
phần độ lớn của số. Do đó, kết quả của phép trừ
là +9.
00011
00101
1
01001
43
tử-IUH
44
tử-IUH
• Bộ nhân (Multiplication)

45
tử-IUH
46
tử-IUH
47
tử-IUH
o Bộ so sánh (Comparator)
• So sánh 2 bit
+ Một bộ so sánh được sử dụng để xác định quan hệ về độ lớn
của hai số nhị phân. Nó so sánh hai số nhị phân 1 bit và tạo ra
ba kết quả có thể có ở đầu ra.
Các điều kiện đã nêu thỏa
f1 f2 f3 mãn bởi các biểu thức
X Y
X>Y X<Y X=Y Boolean sau:
0 0 0 0 1
1 0 1 0 0 f1  XY, f 2  XY, f 3  XY  XY.
0 1 0 1 0
1 1 0 0 1 X
Y
48
tử-IUH
+ So sánh n bit
Giả sử có hai số nhị phân n bit X và Y:
X: XnXn-1…X1
Y: YnYn-1…Y1
Trong đó X1, Y1 là cột có trọng số nhỏ nhất, Xn, Yn là cột có
trọng số lớn nhất.
Để thiết lập sơ đồ bộ so sánh ta có thể dùng hai cách:
1. Thiết lập sơ đồ trực tiếp từ các hàm
X > Y (2 biến)
X < Y (2 biến)
X = Y (2 biến)
2. Thiết lập sơ đồ gián tiếp từ bộ so sánh 1 bit
Xét ví dụ với n = 3
X = X3X2X1
Đặng HữuY = Y3Y
Định-Khoa 2Ynghệ
Công 1 Điện 49
tử-IUH
• Thiết lập mạch gián tiếp này cần 3 mạch so sánh và
mạch phù trợ. Đầu tiên so sánh
X3>Y3: X>Y
X3<Y3: X<Y
X3=Y3 : so sánh tiếp.
X2>Y2: X>Y
X2<Y2: X<Y
X2=Y2 : so sánh tiếp.
X1>Y1: X>Y
X1<Y1: X<Y
X1=Y1 : X=Y.

50
tử-IUH
(X=Y) (X3=Y3) (X2=Y2) (X1=Y1)
(X>Y) (X3>Y3) + (X3=Y3)(X2>Y2) + (X3=Y3)
(X2=Y2)(X1>Y1)
(X<Y) (X3<Y3) + (X3=Y3)(X2<Y2) + (X3=Y3)
(X2=Y2)(X1<Y1)
+ Thiết lập sơ đồ mạch so sánh 2 bit và 3 bit dùng
mạch so sánh 1 bit và các cổng NAND
X3=Y3, X3>Y3, X3<Y3,
X2=Y2, X2>Y2, X2<Y2
X1=Y1, X1>Y1, X1<Y1

51
tử-IUH
X>Y
X
X<Y
Bộ so sánh
(Comparator)
Y X=Y

52
tử-IUH
53
tử-IUH
• Mạch giải mã
+Tương ứng với mỗi trạng thái của ngõ vào chỉ
có một ngõ ra ở mức cao hoặc mức thấp.

54
tử-IUH
Decoder 2 4 có ngõ ra tích cực mức cao
X1 X0 Y3 Y2 Y1 Y0
0 0 0 0 0 1
0 1 0 0 1 0
1 0 0 1 0 0
1 1 1 0 0 0
55
Decoder 2 4 có ngõ ra tích cực mức thấp
X1 X0 Y3 Y2 Y1 Y0
0 0 1 1 1 0
0 1 1 1 0 1
1 0 1 0 1 1
1 1 0 1 1 1

56
tử-IUH
E X1 X0 Y3 Y2 Y1 Y0
1 0 0 1 1 1 0
1 0 1 1 1 0 1
1 1 0 1 0 1 1
1 1 1 0 1 1 1
0 x x 1 1 1 1
X2 X1 X0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
0 0 0 1 1 1 1 1 1 1 0
0 0 1 1 1 1 1 1 1 0 1
0 1 0 1 1 1 1 1 0 1 1
0 1 1 1 1 1 1 0 1 1 1
1 0 0 1 1 1 0 1 1 1 1
1 0 1 1 1 0 1 1 1 1 1
1 1 0 1 0 1 1 1 1 1 1
1 1 1 0 1 1 1 1 1 1 1
57
WYX
X
WYX
WYX
Y
WYX
W WYX
WYX
HÌNH: Bộ giải mã ba
WYX
đường vào sang 8
đường ra (hoặc 1 trên
8). WYX
58
tử-IUH
• Mạch giải mã 1 trên 8 (3 đầu vào 8 đầu ra, ngõ ra mức
cao)
W Y X

59
tử-IUH
Logic diagram for the 74ALS138 decoder
X2 X1 X0
60
• Truth table and logic symbol for the 74ALS138 decoder
X2 X1 X0
X2 X1 X 0
+ Chỉ ra trạng thái của các đầu ra

74ALS138 cho các tập hợp đầu vào sau:
a) E3 = E2 = 1,E1 =0, X2 =X1=1, X0 =0
b) E3 = 1,E2 = E1=0, X2 =0, X1=X0 =1
61
tử-IUH
• Bốn IC 74 ALS138 tạo thành bộ giải mã 1 trên 32
X0
X1
X2
X3
X4
X0X1X2 X0X1X2 X0X1X2 X0X1X2

62
tử-IUH
+ Hình vẽ cho thấy bốn 74ALS138 và một cổng đảo có thể
được sắp xếp để hoạt động như một bộ giải mã 1 trên 32.
+ Bộ giải mã được gắn nhãn Z1 đến Z4 để dễ dàng tham
khảo và tám đầu ra từ mỗi tổ hợp thành 32 đầu ra.
+ Mã đầu vào năm bit sẽ chỉ kích hoạt một trong 32 đầu ra
này với một trong số 32 mã đầu vào có thể.
(a) Đầu ra nào sẽ được kích hoạt cho X4X3X2X1X0=
01101?
(b) Phạm vi mã đầu vào nào sẽ kích hoạt chip Z4?
- Mã năm bit có hai phần riêng biệt. Các bit X4 và X3 xác
định một trong các chip giải mã Z1 đến Z4 sẽ được bật, trong
khi A2A1A0 xác định đầu ra nào của chip được kích hoạt sẽ
hoạt động.
63
tử-IUH
• Với X4X3= 01, chỉ Z2 có tất cả các đầu vào kích
hoạt của nó được kích hoạt. Do đó, Z2 phản hồi
mã X2X1X0 = 101 và kích hoạt đầu ra Ō5 của nó,
được đổi tên thành Ō13. Thus, mã đầu vào
01101, tương đương nhị phân của số thập phân
13, sẽ khiến đầu ra Ō13 ở mức THẤP, trong khi
tất cả các số khác ở mức CAO.
• Để bật Z4, cả X4 và X3 phải CAO. Do đó, tất cả
các mã đầu vào từ 11000(2410) đến 11111(3110)
sẽ kích hoạt Z4. Điều này tương ứng với đầu ra
Ō24 đến Ō31.
64
tử-IUH
• Giải mã BCD-Decimal
JWYX
W
J W Y X
65
• Hình vẽ hiển thị sơ đồ logic cho bộ giải mã thập phân
7442 BCD (74LS42 và 74HC42). Mỗi đầu ra chỉ ở
mức THẤP khi đầu vào BCD tương ứng của nó được
áp dụng. Ví dụ, Ō5 sẽ chỉ THẤP khi đầu vào JWYX =
0101; Ō8 sẽ chỉ THẤP chỉ khi JWYX = 1000. Với các
tổ hợp đầu vào không hợp lệ đối với BCD, không có
đầu ra nào được kích hoạt. Bộ giải mã này cũng có
thể được gọi là bộ giải mã 4 đến 10 hoặc bộ giải mã 1
trên 10. Ký hiệu logic và bảng sự thật cho 7442 cũng
được hiển thị trong hình. Lưu ý rằng bộ giải mã này
không có đầu vào kích hoạt. IC 7442 có thể được sử
dụng như một bộ giải mã 3 thành 8, với đầu vào D
được sử dụng làm đầu vào kích hoạt.
66
tử-IUH
• Các ứng dụng bộ giải mã (Decoder Applications)
1pps (1 pulse per sec) 1 xung trên67giây

+ Bộ đếm đang được phát xung bởi tín hiệu 1 pps để nó sẽ
tuần tự qua các số nhị phân với tốc độ 1 số đếm/s. Các
đầu ra FF bộ đếm được kết nối làm đầu vào cho bộ giải
mã. 7445 đầu ra bộ thu mở xuất Ō3 và Ō6 được sử dụng
để bật và tắt rơle K1 và K2.
+ Ví dụ, khi ở trạng thái CAO không hoạt động, transistor
đầu ra của nó sẽ tắt (không dẫn điện) để không có dòng
điện nào có thể chạy qua rơle và nó sẽ bị mất điện.
+ Khi Ō3 ở trạng thái THẤP, transistor đầu ra của nó được
bật và hoạt động như một dòng điện suy giảm làm cho
dòng điện qua K1 để K1 được cấp năng lượng.
+Lưu ý rằng rơle làm việc với nguồn + 24V. Cũng lưu ý sự
hiện diện của các điốt trên các cuộn dây rơle; để bảo vệ
các transistor đầu ra của bộ giải mã tránh điện áp cảm ứng
lớn có thể được tạo ra khi dòng điện cuộn dây bị dừng đột
ngột.

68
tử-IUH
+ Biểu đồ thời gian trong Hình vẽ hiển thị chuỗi các sự kiện. Giả sử
rằng bộ đếm ở trạng thái 0000 tại thời điểm 0, thì cả hai đầu ra Ō3 và
Ō6 ban đầu đều ở trạng thái CAO không hoạt động, nơi trasistor đầu ra
của chúng bị tắt và cả hai rơle đều bị mất điện. Khi có xung đồng hồ,
bộ đếm sẽ được tăng lên một lần mỗi giây. Trên NGT của xung thứ ba
(lần 3), bộ đếm sẽ chuyển sang trạng thái 0011 (3). Điều này sẽ kích
hoạt đầu ra bộ giải mã Ō3 và từ đó cung cấp năng lượng cho K1. Trên
NGT của xung thứ tư, bộ đếm chuyển sang trạng thái 0100 (4). Điều
này sẽ hủy kích hoạt Ō3 và rơle K1 không được cấp dòng. (Negative-
Going Transition: Chuyển đổi âm (digital systems)).
+ Tương tự, tại thời điểm 6, bộ đếm sẽ chuyển sang trạng thái 0110
(6); điều này sẽ làm cho Ō6 và cung cấp năng lượng cho K2. Tại thời
điểm 7, bộ đếm chuyển sang 0111 (7) và hủy kích hoạt Ō6 để khử trùng
K2. Bộ đếm sẽ tiếp tục được tính khi các xung được áp dụng. Sau 16
xung, chuỗi vừa mô tả sẽ bắt đầu lại.

69
tử-IUH
70
tử-IUH
71
tử-IUH
• Giải mã/Điều khiển BCD-LED 7 đoạn
(BCD-TO-7-SEGMENT DECODER/DRIVERS )
(a) Sắp xếp 7 đoạn;

(b) Các phân đoạn hoạt động cho mỗi chữ số

72
tử-IUH
73
tử-IUH
• Hiển thị tinh thể lỏng (LCD: LIQUID-CRYSTAL DISPLAYS)
Màn hình tinh thể lỏng: (a) sắp xếp cơ bản; (b) đặt điện áp
giữa phân đoạn và bảng nối đa năng bật ON phân đoạn.
Điện áp bằng 0 phân đoạn TẮT.

74
tử-IUH
+ Một màn hình LED tạo ra hoặc phát ra năng lượng ánh sáng
khi dòng điện được truyền qua các phân đoạn riêng lẻ. Một màn
hình tinh thể lỏng (LCD) kiểm soát sự phản xạ của ánh sáng có
sẵn. Ánh sáng khả dụng có thể đơn giản là ánh sáng xung
quanh, như ánh sáng mặt trời hoặc ánh sáng trong phòng bình
thường; LCD phản chiếu sử dụng ánh sáng xung quanh. Hoặc
ánh sáng khả dụng có thể được cung cấp bởi một nguồn sáng
nhỏ là một phần của đơn vị hiển thị; LCD có đèn nền sử dụng
phương pháp này. Trong mọi trường hợp, LCD đã được chấp
nhận rộng rãi vì mức tiêu thụ năng lượng rất thấp so với đèn
LED, đặc biệt là trong các thiết bị chạy bằng pin như máy tính,
đồng hồ kỹ thuật số và dụng cụ đo điện tử cầm tay. Đèn LED có
ưu điểm là màn hình sáng hơn nhiều, không giống như màn
hình LCD phản chiếu, có thể dễ dàng nhìn thấy ở khu vực tối
hoặc thiếu sáng.
75
tử-IUH
+ Về cơ bản, LCD hoạt động từ tín hiệu điện áp thấp
(thường là 3 đến 15 V rms), tín hiệu xoay chiều tần số
thấp (25 đến 60 Hz) và dòng tiêu thụ ít. Chúng thường
được sắp xếp dưới dạng màn hình 7 đoạn để đọc số
như trong Hình vẽ. Điện áp xoay chiều cần thiết để bật
một phân đoạn được áp dụng giữa phân khúc và bảng
nối đa năng, và phổ biến cho tất cả các phân đoạn.
Phân đoạn và bảng nối đa năng tạo thành một tụ điện
có dòng điện rất nhỏ miễn là tần số ac được giữ ở
mức thấp. Nó thường không thấp hơn 25 Hz, vì điều
này sẽ tạo ra hiện tượng nhấp nháy.

76
tử-IUH
• Một lời giải thích được đơn giản hóa về cách thức hoạt
động của LCD hoạt động như sau:
+ Khi không có sự khác biệt về điện áp giữa một phân
đoạn và bảng nối đa năng, phân đoạn đó được cho là
không hoạt động (TẮT). Các phân đoạn d, e, f và g trong
Hình (b) bị TẮT và sẽ phản chiếu ánh sáng tới để chúng
xuất hiện vô hình so với nền của chúng.
+ Khi một điện áp xoay chiều thích hợp được đặt giữa một
phân đoạn và bảng nối đa năng, phân đoạn đó được kích
hoạt (ON). Các phân đoạn a, b và c trong Hình (b) được
BẬT và sẽ không phản chiếu ánh sáng tới, và do đó chúng
có vẻ tối so với nền của chúng.

77
tử-IUH
+ Bộ lọc màu chính: đỏ, xanh
dương, xanh lá cây
+ Điện cực cột trong suốt
+ Điện cực hàng trong suốt
Không gian tinh thể lỏng Đặng Hữu Định-Khoa Công nghệ Điện
78
tử-IUH
• Điều khiển một LCD
+ Một phân đoạn LCD sẽ BẬT khi điện áp xoay chiều

được đặt giữa phân đoạn và bảng nối đa năng và sẽ
TẮT khi không có điện áp giữa chúng. Thay vì tạo tín
hiệu ac, thông thường sẽ tạo ra điện áp xoay chiều
cần thiết bằng cách áp dụng sóng vuông lệch pha cho
phân đoạn và bảng nối đa năng. Điều này được minh
họa trong hình (a) cho một phân đoạn. Sóng vuông 40
Hz được áp dụng cho bảng nối đa năng và cả đầu vào
của CMOS 74HC86 XOR. Đầu vào khác cho XOR là
đầu vào ĐIỀU KHIỂN sẽ điều khiển xem phân đoạn
BẬT hay TẮT.
79
tử-IUH
• Khi đầu vào ĐIỀU KHIỂN ở mức THẤP, đầu ra
XOR sẽ hoàn toàn giống với sóng vuông 40 Hz,
sao cho các tín hiệu áp dụng cho phân đoạn và
bảng nối đa năng bằng nhau. Do không có sự
khác biệt về điện áp nên đoạn sẽ TẮT. Khi đầu
vào ĐIỀU KHIỂN ở mức CAO, đầu ra XOR sẽ là
ĐẢO của sóng vuông 40 Hz, do đó tín hiệu áp
dụng cho phân đoạn bị lệch pha với tín hiệu
được áp dụng cho bảng nối đa năng. Do đó,
điện áp phân đoạn sẽ luân phiên ở mức + 5v và
-5v so với bảng nối đa năng. Điện áp xoay chiều
này sẽ bật ON phân đoạn.

80
tử-IUH
+ Ý tưởng tương tự này có thể được mở rộng thành
màn hình LCD 7 đoạn hoàn chỉnh, như trong Hình (b).
Ở đây, bộ giải mã / trình điều khiển CMOS 74HC4511
BCD-to-7 phân đoạn cung cấp tín hiệu ĐIỀU KHIỂN
cho một trong bảy cổng XOR cho bảy phân đoạn.
74HC4511 có đầu ra hoạt động ở mức CAO vì cần
phải có CAO để bật phân đoạn. Bộ giải mã / trình điều
khiển và cổng XOR của Hình (b) có sẵn trên một chip.
CMOS 74HC4543 là một trong những thiết bị như vậy.
Nó lấy mã đầu vào BCD và cung cấp đầu ra để điều
khiển các phân đoạn LCD trực tiếp.

81
tử-IUH
82
+ Nói chung, các thiết bị CMOS được sử dụng để
điều khiển LCD vì hai lý do: (1) chúng yêu cầu ít
năng lượng hơn nhiều so với TTL và phù hợp hơn
với các ứng dụng chạy bằng pin nơi sử dụng LCD;
(2) điện áp ở trạng thái THẤP TTL không chính
xác là 0 V và có thể bằng 0,4 V. Điều này sẽ tạo ra
một thành phần điện áp dc giữa phân đoạn và
bảng nối đa năng làm rút ngắn đáng kể tuổi thọ
của màn hình LCD

83
tử-IUH
Ghép các Decoder với nhau
X2 X1 X0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
0 0 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0 D 1 hoạt động
0 1 0 0 0 0 0 0 1 0 0 D 2 bị cấm
0 1 1 0 0 0 0 1 0 0 0
1 0 0 0 0 0 1 0 0 0 0
1 0 1 0 0 1 0 0 0 0 0 D 2 hoạt động
1 1 0 0 1 0 0 0 0 0 0 D 1 bị cấm
1 1 1 1 0 0 0 0 0 0 0 84
Dùng Decoder thực hàm Boole
Ví dụ: Cho hàm Boole có F(A,B,C)=(0,1,3,6).Dùng Decoder thực hiện
hàm trên thay cho các cổng logic khác.
X2 X1 X0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
0 0 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
0 1 0 0 0 0 0 0 1 0 0
0 1 1 0 0 0 0 1 0 0 0
1 0 0 0 0 0 1 0 0 0 0
1 0 1 0 0 1 0 0 0 0 0
1 1 0 0 1 0 0 0 0 0 0
1 1 1 1 0 0 0 0 0 0 0
85
• Mạch mã hóa

86
tử-IUH
+ Hầu hết các bộ giải mã chấp nhận một mã đầu vào
và tạo ra mức CAO (hoặc THẤP) tại một và chỉ một
dòng đầu ra. Nói cách khác, chúng ta có thể nói rằng
bộ giải mã xác định, nhận dạng hoặc phát hiện một
mã cụ thể. Ngược lại với quá trình giải mã này được
gọi là mã hóa và được thực hiện bởi một mạch logic
gọi là bộ mã hóa. Bộ mã hóa có một số dòng đầu vào,
chỉ một trong số đó được kích hoạt tại một thời điểm
nhất định và tạo mã đầu ra N-bit, tùy thuộc vào loại
đầu vào nào được kích hoạt. Hình vẽ là sơ đồ chung
cho bộ mã hóa với đầu vào M và đầu ra N. Ở đây, các
đầu vào đang hoạt động CAO, có nghĩa là chúng
thường THẤP.
87
tử-IUH
+ Bộ giải mã nhị phân sang bát phân (bộ giải mã 3
dòng sang 8 dòng) chấp nhận mã đầu vào ba bit
và kích hoạt một trong tám dòng đầu ra tương ứng
với mã đó. Bộ mã hóa bát phân sang nhị phân (bộ
mã hóa 8 dòng sang 3 dòng) thực hiện chức năng
ngược lại: nó chấp nhận tám dòng đầu vào và tạo
mã đầu ra ba bit và bảng sự thật cho bộ mã hóa
bát phân sang nhị phân đầu vào THẤP.

88
tử-IUH
A3 A2 A1 A0 O1 O0
A0 O0
A1 0 0 0 1 0 0
A2 O1
A3 0 0 1 0 0 1
0 1 0 0 1 0
O0 =A 2 A 0 (A3  A1 );O1 =A1A 0 (A 3  A 2 ) 1 0 0 0 1 1
A0
O0
A1
A2
O1
A3
89
Mạch mã hóa có ưu tiên
Nếu có 2 tín hiệu cùng ở mức tích cực thì chỉ có ngõ
vào có độ ưu tiên cao hơn mới cho tác động tại ngõ ra.
Độ ưu tiên giảm dần từ A0 đến A3
A3 A2 A1 A0 O1 O0
A0 X X X 1 0 0
O0
A1
X X 1 0 0 1
A2 O1
A3 X 1 0 0 1 0
1 0 0 0 1 1
90
Mạch logic cho bộ mã hóa bát phân sang nhị phân (8 dòng sang 3 dòng).
Để hoạt động đúng, chỉ một đầu vào nên được kích hoạt tại một thời
điểm.

91
tử-IUH
92
93
94
Bảng chức năng 74ALS148

95
tử-IUH
• Mạch ghép kênh
MULTIPLEXERS (DATA SELECTORS)
FIGURE Functional diagram of a digital multiplexer (MUX).

96
tử-IUH
• Mạch ghép kênh còn được gọi là mạch chọn dữ
liệu.
• Mạch có nhiều ngõ vào.
• Tại một thời điểm chỉ có một ngõ vào được đưa
đến ngõ ra.
• Các đường select quyết định ngõ vào nào được
chọn.

97
tử-IUH
Xét MUX 4 1 (22 1) AB O
0 0 A0
A0
A1 0 1 A1
A2 O
A3 1 0 A2
A 1 1 A3
B
O=A 0 AB+A1 AB+A 2 AB+A 3AB
A
A0 A1A2A3 98
Xét MUX 8 1 (23 1)
A0 A B C O
A1
A2 0 0 0 A0
A3 0 0 1 A1
A4
A5 O 0 1 0 A2
A6 0 1 1 A3
A7
1 0 0 A4
A
1 0 1 A5
B
C 1 1 0 A6
1 1 1 A7
O = ?, vẽ mạch

99
tử-IUH
Ghép các MUX
Ghép 2 MUX với nhau thì 2 MUX phải có Enable. Ghép 2 MUX 4 1
thành 1 MUX 8 1
A0 A0
A1 A1
A2 A2
A3 A3 A C B O
0 0 0 A0
0 0 0 A1 MUX 1 hoạt động
O 0 0 0 A2 MUX 2 bị cấm
0 0 0 A3
0 0 0 A4 MUX 2 hoạt động

A4 A0
A5 A1 0 0 0 A5 MUX 1 bị cấm
A6 A2
A7 A3 0 0 0 A6
0 0 0 A7
100
Dùng MUX thực hiện hàm Boole
Dùng MUX 2n 1 thực hiện hàm Boole n biến
Ví dụ: Cho hàm Boole F(A,B,C)= (1,2,5,7).Dùng MUX thực
hiện hàm trên
A B C O A B C O
0 0 0 0 0 0 0 A0
0 0 1 1 0 0 1 A1
0 1 0 1 0 1 0 A2
A0 = A3 = A4 = A 6 = 0
0 1 1 0 0 1 1 A3
1 0 0 0 1 0 0 A4 A1 = A2 = A5 = A 7 = 1
1 0 1 1 1 0 1 A5
1 1 0 0 1 1 0 A6
1 1 1 1 1 1 1 A7
Bảng giá trị của hàm Boole Bảng giá trị của MUX
101
A0
A1
A2
A3
A4
A5
A6
A7
102
Dùng MUX 2n 1 thực hiện hàm Boole n+1 biến
Thực hiện hàm F(A,B,C)= (2,5,6,7) dùng MUX 4 1
2 giá trị liên tiếp Bit A B C O
của hàm Boole LSB 0 0 0 0
0 A0
0 0 0 0 0 1 0
0 1 N0 0 1 0 1
C A1
0 1 1 0
1 0 N0
1 0 0 0
1 1 1 C A2
1 0 1 1
1 1 0 1
1 A3
A0 1 1 1 1
A1
A2
A3
103
Dùng MUX 81 thực hiện hàm Boole F(A,B,C,D)= (1,2,5,6,7,9,11,15)
A B CD F(A,B,C,D)
0 0 0 0 0
D A0
0 0 0 1 1
0 0 1 0 1
D A1 A0
0 0 1 1 0 A1
A2
0 1 0 0 0 A3
D A2 A4
0 1 0 1 1 A5
A6
0 1 1 0 1
A7
1 A3
0 1 1 1 1
1 0 0 0 0
D A4
1 0 0 1 1
1 0 1 0 0
D A5
1 0 1 1 1
1 1 0 0 0
0 A6
1 1 0 1 0
1 1 1 0 0
D 104
A7
• Mạch ghép kênh hai ngõ vào
+ Mạch ghép kênh hai ngõ vào

105
tử-IUH
• Mạch ghép kênh 4 đầu vào
106
• Mạch ghép kênh 8 ngõ vào

107
tử-IUH
• Mạch ghép kênh 16 ngõ vào
Sử dụng hai IC 74HC151,

một cổng NOT và một
cổng OR
108
• Mạch ghép kênh hai ngõ vào 4 bit
109
Ứng dụng của mạch ghép kênh

110
tử-IUH
Hệ thống hiển thị hai chữ số
cùng lúc của bộ đếm BCD
nhiều chữ số.
111
• Chuyển đổi song song
sang nối tiếp (Parallel-to
Serial Conversion)
112
• Tạo hàm logic
Hình: Bộ ghép kênh được sử dụng để thực hiện chức năng logic được
mô tả bởi bảng sự thật.
113
tử-IUH
• Mạch phân kênh (DeMultiplexer - DEMUX)

114
tử-IUH
Xét DEMUX 1  4
O0
O0
S
O1
O1
A O2
B O3
S O2
A B O3 O2 O1 O0
O3
0 0 0 0 0 X
0 1 0 0 X 0
1 0 0 X 0 0
1 1 X 0 0 0
A B
O0 =SAB; O1 =SAB; O 2 =SAB; O3 =SAB
115
• Mạch phân kênh 1 sang 8
HÌNH: Một bộ phân kênh 1

đường sang 8 đường

116
tử-IUH
HÌNH: (a) Bộ giải mã 74ALS138 có thể hoạt động như bộ phân kênh với Ē1
được sử dụng làm đầu vào dữ liệu; (b) dạng sóng điển hình cho mã được
chọn là A2A1A0 = 000 cho thấy Ō0 giống hệt với dữ liệu đầu vào I trên Ē1.

117
tử-IUH
• Hệ thống giám sát an ninh
118
• Mạch so sánh độ lớn
FIGURE: Logic symbol and truth table for a 74HC85
(7485, 74LS85) four-bit magnitude comparator.
119
• So sánh nhiều hơn 4 bit
Bộ so sánh 4 bit
74HC85
Hai IC 74HC85 xếp

tầng để thực hiện
so sánh 8 bit
120
• Ứng dụng điều khiển nhiệt độ
Điều khiển
lò lửa

121
tử-IUH
• Chuyển mã
+ Mạch chuyển mã có chức năng biết đổi dữ liệu thành ra
mã nhị phân hay ngược lại

122
tử-IUH
• BẢNG: Tương đương nhị phân của các trọng số
thập phân của mỗi bit BCD.

123
tử-IUH
HÌNH: Bộ chuyển đổi
BCD sang nhị phân
được triển khai với
các bộ cộng song
song bốn bit 74HC83.
124
+ Ba thiết bị khác nhau có thể • DATA BUSING
truyền dữ liệu tám bit qua bus
dữ liệu tám dòng đến bộ vi xử
lý; chỉ có một thiết bị tại một thời
điểm được kích hoạt để tránh
tranh chấp bus.
125
• DATA BUSING
+ HÌNH: Phương pháp gói để biểu diễn đơn giản các kết nối
bus dữ liệu. Các / 8 để biểu thị một bus dữ liệu tám dòng

126
tử-IUH
• DATA BUSING
+ HÌNH: Các thanh ghi ba

trạng thái được kết nối với
một bus dữ liệu.
127
• DATA BUSING
+ Mô tả đơn giản tổ
chức của BUS
128
• Mạch kiểm tra chẵn lẻ
Có 2 dạng :
+ Even parity (parrity chẵn);
+ Old parity (parity lẻ),
được dùng để phát hiện sai lệch trên đường truyền.
Even parity: bit parity được tạo ra sao cho tổng số
bit 1 là chẵn. Nếu tổng số bit 1 chẵn thì bit P = 0.
Tổng số bit 1 lẻ thì P = 1
Old parity: bit parity được tạo ra sao cho tổng số bit
1 là lẻ. Nếu tổng số bit 1 chẵn thì bit P = 1. Tổng số
bit 1 lẻ thì P = 0
129
tử-IUH
• Hai loại parity
+ Parity chẵn, bit parity được thêm vào sẽ làm cho
tổng số con số 1 là chẵn.
+ Parity lẻ, bit parity được thêm vào sẽ làm cho
tổng số con số 1 là lẻ.

130
tử-IUH
• Bộ tạo chẵn lẻ là một mạch logic tổ hợp tạo ra bit chẵn
lẻ trong bộ truyền thông tin.
• Một bit chẵn lẻ được sử dụng cho mục đích phát hiện lỗi
trong quá trình truyền thông tin nhị phân.
• Đó là một bit bổ sung kèm theo một tin nhắn nhị phân để
tạo ra tổng con số 1 là lẻ hoặc chẵn.

131
tử-IUH
3 bit Message Old Even
X Y Z parity bit parity bit
0 0 0 1 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 0 1
P
Z
132
tử-IUH
• Boolean Expression • K-map simplification
Even Pair
P  XYZ  XYZ  XYZ  XYZ YZ

00 01 11 10
X
 X(Y Z YZ)  X(YZ  YZ) 0 0 1 0 1
1 1 0 1 0
 X(Y  Z)  X(Y  Z)
 X (Y  Z)
Old Pair
P  XYZ  XYZ  XYZ  XYZ
YZ
 X(YZ  YZ)  X(YZ  Y Z) X 00 01 11 10
0 1 0 1 0
 X(Y  Z)  X(Y  Z) 1 0 1 0 1
 X  (Y  Z)
133
tử-IUH
• Ví dụ: Thiết kế hệ kiểm tra chẵn 4 bit
P: Parity error check
A B C D P
Event parity checker 0 0 0 0 0
Truth Table
0 0 0 1 1
PEC  DA(BC  BC)  DA(BC  BC) 0 0 1 0 1
 DA(BC BC)  D A(BC  BC) 0 0 1 1 0

0 1 0 0 1
 DA(B C)  DA(B C)
0 1 0 1 0
 DA(B C)  DA(B C) 0 1 1 0 0
 (DA  DA)(B C)  (DA  DA)(B C) 0 1 1 1 1

1 0 0 0 1
 (D A)(B C)  (D A)(B C)
1 0 0 1 0
 (D A)  (B C)
1 0 1 0 0
A 1 0 1 1 1
1 1 0 0 0
D
P 1 1 0 1 1
C 1 1 1 0 1
1 1 1 1 0
B Đặng Hữu Định-Khoa Công nghệ Điện
134
tử-IUH
• K-MAP SIMPLIFICATION
BC
DA 00 01 11 10
00 0 1 0 1
01
1 0 1 0
11 0 1 0 1
10 1 0 1 0

135
tử-IUH
BÀI TẬP CHƯƠNG 3
136
137
tử-IUH

Chuong 4 KTXSo

Uploaded by

Document Information

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

Chuong 4 KTXSo

Uploaded by

Copyright:

Available Formats

Chương 4

MẠCH LOGIC TỔ HỢP

4.1. Kiến thức chung

Đặng Hữu Định-Khoa Công nghệ Điện

Z1= F1(X1, X2, X3, …, Xn),

Đặng Hữu Định-Khoa Công nghệ Điện

Đặng Hữu Định-Khoa Công nghệ Điện

 W. XY .J VUT  W. X . Y .T(J  V  U).

• Yêu cầu: Chức năng, dạng sóng, tính năng kỹ

o Mạch hai tầng

Tối thiểu hóa hàm, ta thu được:

• Tầng 1dùng OR, tầng 2 dùng NAND

• Tầng 1 dùng AND, tầng 2 dùng NOR

o Mạch nhiều tầng

Đặng Hữu Định-Khoa Công nghệ Điện

Số đầu vào để thực hiện 3 hàm tối thiểu là 30.

• Thiết kế theo phương pháp dùng các phần

Đặng Hữu Định-Khoa Công nghệ Điện

• Sơ đồ chỉ còn 24 đầu vào, sử dụng 7 cổng AND,

Đặng Hữu Định-Khoa Công nghệ Điện

Đặng Hữu Định-Khoa Công nghệ Điện

 (Xi  Yi  Wi )  (Xi  Yi  W i )  (Xi  Yi  Wi )  (X i  Yi  W i ),

Đặng Hữu Định-Khoa Công nghệ Điện

Đặng Hữu Định-Khoa Công nghệ Điện

Đặng Hữu Định-Khoa Công nghệ Điện

Đặng Hữu Định-Khoa Công nghệ Điện

Đặng Hữu Định-Khoa Công nghệ Điện

+ Tất cả các hệ thống kỹ thuật số hiện đại đều sử

Đặng Hữu Định-Khoa Công nghệ Điện

Đặng Hữu Định-Khoa Công nghệ Điện

Đặng Hữu Định-Khoa Công nghệ Điện

Đặng Hữu Định-Khoa Công nghệ Điện

Đặng Hữu Định-Khoa Công nghệ Điện

Đặng Hữu Định-Khoa Công nghệ Điện

Đặng Hữu Định-Khoa Công nghệ Điện

+ Chỉ ra trạng thái của các đầu ra

X0X1X2 X0X1X2 X0X1X2 X0X1X2

Đặng Hữu Định-Khoa Công nghệ Điện

1pps (1 pulse per sec) 1 xung trên67giây

Đặng Hữu Định-Khoa Công nghệ Điện

Đặng Hữu Định-Khoa Công nghệ Điện

(a) Sắp xếp 7 đoạn;

Đặng Hữu Định-Khoa Công nghệ Điện

Đặng Hữu Định-Khoa Công nghệ Điện

Đặng Hữu Định-Khoa Công nghệ Điện

Đặng Hữu Định-Khoa Công nghệ Điện

+ Một phân đoạn LCD sẽ BẬT khi điện áp xoay chiều

Đặng Hữu Định-Khoa Công nghệ Điện

Đặng Hữu Định-Khoa Công nghệ Điện

Đặng Hữu Định-Khoa Công nghệ Điện

Đặng Hữu Định-Khoa Công nghệ Điện

Đặng Hữu Định-Khoa Công nghệ Điện

Đặng Hữu Định-Khoa Công nghệ Điện

Đặng Hữu Định-Khoa Công nghệ Điện

FIGURE Functional diagram of a digital multiplexer (MUX).

Đặng Hữu Định-Khoa Công nghệ Điện

Đặng Hữu Định-Khoa Công nghệ Điện

0 0 0 A1 MUX 1 hoạt động

0 0 0 A4 MUX 2 hoạt động

+ Mạch ghép kênh hai ngõ vào

Đặng Hữu Định-Khoa Công nghệ Điện

Đặng Hữu Định-Khoa Công nghệ Điện

Sử dụng hai IC 74HC151,

Đặng Hữu Định-Khoa Công nghệ Điện