Universitat Politècnica de Catalunya

Departament d’Enginueria Minera, Industrial i TIC

Estudi previ 3:

Introducció als sistemes

seqüencials

Autora: Núria Bruch Mas

Titulació: Grau en Enginyeria de Sistemes TIC
Assignatura: Introducció als sistemes digitals
Curs: Curs 2023-24
Grup: Grup 10, Grup 12 de pràctiques
Data de realització: 13 de novembre del 2023
Data d’entrega: 14 de novembre del 2023
 1 Tasca 1: Biestable SET/RESET

El biestable més senzill és l’anomenat biestable Set/Reset. Una implementació d’a-
quest biestable amb portes NAND és la següent:

Amb un integrat 7400, construı̈u al laboratori aquest biestable. Verifiqueu el seu

funcionament posant LEDs a les sortides Q i Q̄.

Suggeriment: Feu servir les NANDs corresponents als pins 8-13. Aquest muntatge
s’aprofitarà en els experiments que venen a continuació. Tingueu cura de que el
muntatge sigui el més clar possible i eviteu cables massa llargs.

(13/11/2023) Estudi previ 3: Introducció als sistemes seqüencials - N.Bruch pàg.1 de 10

 Si tenim en compte la taula de la veritat corresponent al biestable SET/RESET:

Entrades Sortides
S R Q Q̄
1 1 no varia no varia
0 1 1 0
1 0 0 1
0 0 no vàlid no vàlid

• Si S=0 i R=0; Qt =La sortida es mantindrà igual que l’estat en què es trobava
l’entrada

• Si S=0 i R=1; Qt+1 = 1 (SET)

• Si S=1 i R=0; Qt+1 = 0 (RESET)

• Si les dues entrades son 0, el resultat no serà vàlid, tot i que en el circuit
s’il·luminaran els dos LEDs.

La taula de la veritat NAND ens permetrà comprendre quina serà la sortida si

introduı̈m certs valors en les entrades:

A B Y
0 0 1
1 0 1
0 1 1
1 1 0

(13/11/2023) Estudi previ 3: Introducció als sistemes seqüencials - N.Bruch pàg.2 de 10

 1.1 Simulació del biestable SET/RESET

A continuació es mostren les simulacions que s’han realitzat, tenint en compte que
el LED de l’esquerra es el que representa Q, i el de la dreta Q̄. A més a més,
l’interruptor 1 representa l’entrada SET i el 2 l’entrada RESET.

1.1.1 Si S=1 i R=0

Figura 1: En aquesta figura podem veure com, si les entrades son 1 i 0, s’il·lumina
Q̄.

1.1.2 Si S=0 i R=1

Figura 2: En aquesta figura podem veure com, si les entrades son 0 i 1, s’il·lumina
Q.

(13/11/2023) Estudi previ 3: Introducció als sistemes seqüencials - N.Bruch pàg.3 de 10

 1.1.3 Si S=1 i R=1

Figura 3: En aquesta figura podem veure com, si les entrades son 1 i 1, la sortida
es manté exactament igual que l’anterior, és a dir, es segueix il·luminant Q.

1.1.4 Si S=0 i R=0

Figura 4: En aquesta figura podem veure com, si les entrades son 0 i 0, s’il·luminen
els dos LEDs.

(13/11/2023) Estudi previ 3: Introducció als sistemes seqüencials - N.Bruch pàg.4 de 10

 2 Previ 1: Study on the D-type Flip-Flop with

Enable.

La tipologia de flip-flop D amb Enable és un circuit seqüencial a la electrònica

digital. En aquest cas, està principalment compost per portes NAND i, a més,
integra el flip-flop SET-RESET que vam definir anteriorment. No obstant això, és
capaç de controlar el valor de les seves sortides independentment de les entrades.
Això s’aconsegueix amb l’entrada Enable (E). Bàsicament, determina si els canvis a
la entrada de dades (D) haurien de afectar la sortida del flip-flop (Q). L’Enable té
dos possibles estats diferents:

• Active state:
En aquest cas, el circuit funciona de manera normal, i la entrada de dades
té un efecte directe sobre la sortida Q. Si analitzem el circuit en aquestes
circumstàncies, el valor de D sempre correspon al valor de Q. Per tant, si D
canvia, Q es actualitzarà segons el nou valor de D.

• Inactive state:
En aquest estat, impedeix que els canvis a l’entrada (D) afectin les sortides.
És a dir, en aquest cas, si la entrada a D canvia, la sortida a Q romandrà la
mateixa que inicialment.

En altres paraules, la entrada E actua com un interruptor que ”decideix”si el circuit

executarà les seves sortides en funció de les entrades proporcionades.

A continuació es mostra el diagrama de temporització corresponent:

(13/11/2023) Estudi previ 3: Introducció als sistemes seqüencials - N.Bruch pàg.5 de 10

 Com es pot veure, Q es representa com una funció tant de D com de E. Quan E està
inactiu, significa que Q mostra l’entrada anterior a D, les dades més recents que E
permet çonèixer”sobre Q, però no les dades actuals. Quan E està actiu, el diagrama
de temporització de Q és idèntic al de D.

Aquest és un exemple que il·lustra el funcionament d’aquest circuit:

Primerament, suposem que l’habilitació està activa i, per tant, el circuit està funci-
onant normalment; D = 1 i E = 1. Segons la taula de veritat de la porta NAND,
realitzant operacions lògiques amb les entrades de cada porta, podem observar com
el valor de la entrada D es correspon amb el valor de la sortida Q.

(13/11/2023) Estudi previ 3: Introducció als sistemes seqüencials - N.Bruch pàg.6 de 10

 Quan el valor de D canvia, donat que E=1, el valor de Q també canvia en conse-
cuència:

No obstant això, si el valor de E esdevé 0, cosa que significa que està en un estat
inactiu, el valor de Q ja no correspondrà al valor de D i mostrarà l’última sortida
que tenia, en aquest cas, 0.

Indeed, Q and its complement, Q̄, will always be complementary to each other.

(13/11/2023) Estudi previ 3: Introducció als sistemes seqüencials - N.Bruch pàg.7 de 10

 3 Previ 2: D-type flip-flop triggered by edge

Feu un estudi detallat del funcionament d’aquest circuit. Novament, feu una des-
cripció amb paraules recolzada amb un cronograma que mostri exactament el que
voleu transmetre.

Aquest circuit seqüencial funcionarà de manera molt semblant als que s’han mostrat
anteriorment. L’única diferència és que, aquesta vegada, l’actualització de les dades
per a les sortides (Q i Q̄) es desencadenarà pel canvi de flanc, és a dir, pel canvi
d’estat. Aixı́, podrı́em dir que el que el caracteritza és que el canvi d’estat està
determinat pel flanc del rellotge. No obstant això, cada circuit es configurarà per
especificar si l’actualització de les dades (canvi del flip-flop) es produirà en els flancs
de pujada o de baixada.
a) El canvi del flip-flop es produirà en els flancs de pujada.
b) El canvi del flip-flop es produirà en els flancs de baixada.

(13/11/2023) Estudi previ 3: Introducció als sistemes seqüencials - N.Bruch pàg.8 de 10

 Here goes the corresponding timing diagram:

Aquest horari opera depenent dels flancs de pujada. Per tant, podem veure com hi
ha constantment diferents entrades a la entrada de dades (D), però aquestes només
es poden percebre quan el rellotge ho permet, concretament, quan la transició del
flanc és de pujada (de 0 a 1). Per entendre-ho millor, analitzem un fragment especı́fic
de l’horari:

Les lı́nies blaves indiquen el moment en què l’estat canvia de 0 a 1. A partir d’aquı́,
podem veure com la sortida Q pren el valor de la D actual, però només en aquest
moment especı́fic.

(13/11/2023) Estudi previ 3: Introducció als sistemes seqüencials - N.Bruch pàg.9 de 10

 4 Previ 3: Type 7474 flip-flops.

Feu una ullada al datasheet d’aquest integrat i intenteu comprendre el seu funciona-
ment. (no cal que escriviu res en particular).

1. Entrades:
· D (Dades): Aquesta és la entrada de dades que s’introdueix al flip-flop.
· CLK (Rellotge): Els canvis en el flip-flop es produeixen segons els flancs de
pujada i baixada d’aquest senyal.

2. Sortides:
· Q: És la principal sortida del flip-flop, que representa l’estat actual o l’última
actualització en el flip-flop.
· Q̄: És la sortida complementària de Q.

3. Com funciona?
El flip-flop 7474 és actiu tant en els flancs de pujada com en els de baixada.
Aixı́, quan es produeix un canvi d’estat, es reflecteix en Q. Si D és 1 en aquell
moment, Q romandrà a 1 fins al pròxim canvi d’estat. El mateix s’aplica per
a 0.

4. Entrades SET i RESET:

Aquestes s’utilitzen bàsicament per establir (S) o restablir manualment (R)
l’estat del flip-flop, independentment de la entrada de dades (D). Quan s’activa
la entrada S, la sortida Q s’estableix a l’estat 1, i quan s’activa la entrada R,

(13/11/2023) Estudi previ 3: Introducció als sistemes seqüencials - N.Bruch pàg.10 de 10

 la sortida Q es restableix a l’estat 0. Aquestes entrades poden ser útils per
forçar un estat especı́fic al flip-flop.

5 Previ 4: Type 7474 flip-flops.

Un sistema d’alarma elemental consta de a) un sensor i b) una central. En la ver-

sió més senzilla, l’alarma s’activaria de manera permanent quan un sensor es posa
en marxa. L’activació d’un sensor significa que emet una senyal lògica alta durant
un temps indeterminat (des de uns pocs milisegons fins a desenes de segons) mentre
dura la condició de disparo de l’alarma. Fent ús d’un 74HCT74, dissenyeu un circuit
que mantingui indefinidament encès un LED quan rep un impuls positiu de durada
indeterminada. Proporcioneu-li també un mecanisme per aturar manualment l’alar-
ma.

Inputs Outputs
S R Q Q̄
1 1 no varia no varia
0 1 1 0
1 0 0 1
0 0 no vàlid no vàlid

(13/11/2023) Estudi previ 3: Introducció als sistemes seqüencials - N.Bruch pàg.11 de 10

 Figura 5: If R=1 and S=0

Figura 6: If R=1 and S=1

Figura 7: If R=0 and S=1

(13/11/2023) Estudi previ 3: Introducció als sistemes seqüencials - N.Bruch pàg.12 de 10