MỤC LỤC

LỜI CAM ĐOAN....................................................................................................3

DANH MỤC CHỮ VIẾT TẮT ...............................................................................4
DANH MỤC HÌNH VẼ ĐỒ THỊ ............................................................................5
MỞ ĐẦU ................................................................................................................8
Chương 1: TỔNG QUAN......................................................................................10
1.1 Khái quát về vô tuyến số..................................................................................10
1.1.1 Giới thiệu tổng quan .....................................................................................10
1.1.2 Các kiến trúc thiết bị vô tuyến số ..................................................................11
1.1.2.1 Cấu trúc vô tuyến số đổi tần tực tiếp (Zero-IF)...........................................11
1.1.2.2 Cấu trúc vô tuyến số sử dụng tần số trung tần ............................................11
1.2 Tổng quan về PLL và DPLL............................................................................12
1.2.1 Tổng quan về PLL ........................................................................................12
1.2.2 Tổng quan về DPLL .....................................................................................14
1.2.2.1 Tách sóng pha (PD) ...................................................................................14
1.2.2.2 Lọc vòng....................................................................................................16
1.2.2.3 Bộ dao động được điều khiển số ................................................................17
1.2.2.4 Bộ loc FIR .................................................................................................18
1.3 Kết luận chương 1 ...........................................................................................18
Chương 2: THIẾT KẾ DPLL.................................................................................20
2.1 Điều chế và giải điều chế QPSK ......................................................................20
2.1.1 Tổng quan điều chế và giải điều chế QPSK ..................................................20
2.1.2 Điều chế QPSK.............................................................................................24
2.1.3 Giải điều chế QPSK......................................................................................27
2.1.4 Quan hệ pha..................................................................................................28
2.1.5 Đồng bộ........................................................................................................29
2.1.6 Mã hóa vi sai ................................................................................................30
2.2 Thiết kế DPLL.................................................................................................33
2.2.1 Lựa chọn công cụ thiết kế .............................................................................34

1
2.2.2 Thiết kế NCO ...............................................................................................36
2.2.3 Thiết kế mô đun trộn tín hiệu ........................................................................38
2.2.4 Thiết kế các bộ lọc........................................................................................41
2.2.4.1 Thiết kế bộ lọc FIR ....................................................................................41
2.2.4.2 Thiết kế bộ lọc CIC....................................................................................44
2.3 Kết luận chương 2 ...........................................................................................46
Chương 3: KẾT QUẢ THIẾT KẾ ........................................................................47
3.1 Kết quả tổng hợp thiết kế phần mềm................................................................47
3.2 Các kết quả đo đạc kiểm tra trên bo mạch phần cứng.......................................49
3.2.1 Tín hiệu điều chế QPSK ...............................................................................49
3.2.2 Giải điều chế QPSK......................................................................................50
3.2.3 Kết quả thiết kế bộ khôi phục dữ liệu và định thời ........................................52
3.2.4 Kết quả thiết kế kiểm tra trên bo mạch..........................................................57
3.3 Kết luận chương 3 ...........................................................................................59
KẾT LUẬN VÀ HƯỚNG NGHIÊN CỨU TIẾP THEO .......................................60
TÀI LIỆU THAM KHẢO .....................................................................................61

2
 LỜI CAM ĐOAN
Tôi cam đoan đây là công trình nghiên cứu của riêng tôi. Các số liệu, kết
quả, nghiên cứu trong luận văn là trung thực và chưa từng được ai công bố trong
bất kỳ công trình nào khác.
Tác giả Luận văn

Hồ Huy Quang

3
 DANH MỤC CHỮ VIẾT TẮT
Chữ viết tắt Tiếng Anh Tiếng Việt
ADC Analog to Digital Conversion Chuyển đổi tương tự/số
ALE Automatic Link Establishment Thiết lập kênh truyền tự động
Application Specific Integrated
ASIC Mạch tích hợp chuyên dụng
Circuit
Bộ lọc tích phân-răng lược nối
CIC Cascaded Integrator-Comb
tầng
DAC Digital to Analog Conversion Chuyển đổi số/tương tự
DDC Digital Down Converters Chuyển đổi xuống số
DDS Direct Digital Synthesis Tổng hợp tần số trực tiếp
DPLL Digital Phase Locked Loop Vòng lặp khóa pha số
DSP Digital Signal Processor Xử lý tín hiệu số
DUC Digital Up Converters Chuyển đổi lên số
FPGA Field Programmable Gate Arry Mảng cổng lập trình
HF High Frequency Tần số cao
Quadrature Amplitude
QAM Điều chế biên độ cầu phương
Modultion
LO Local Oscillator Bộ dao động nội
MPSK Multilevel Phase Shift Keying Điều chế pha nhiều mức
PLL Phase Locked Loop Vòng lặp khóa pha
PD Phase Detector Bộ tách sóng pha
QPSK Quadrature Phase Shift Keying Điều chế pha cầu phương
Numerically Controler
NCO Bộ dao động điều khiển số
Oscillator
FIR Finite Impulse Response Đáp ứng xung hữu hạn
THTS Tổ hợp tần số
RF Radio Frequency Tần số vô tuyến
SDR Software Defined Radio Vô tuyến cấu hình mềm
Bộ dao động điều khiển bằng điện
VCO Voltage Controlled Oscillator
áp
VHF Very High Frequency Tần số cực cao

4
 DANH MỤC HÌNH VẼ ĐỒ THỊ
STT Chương 1 Trang
1 Hình 1.1: Sự chuyển phổ tín hiệu khi không sử dụng tần số trung tần 10
2 Hình 1.2: Cấu trúc vô tuyến số đổi tần tực tiếp(Zero-IF) 11
3 Hình 1.3: Cấu trúc vô tuyến số sử dụng tần số trung tần 12
4 Hình 1.4: Sơ đồ khối chung của bộ THTS dùng vòng khóa pha PLL 12
5 Hình 1.5: Sơ đồ khối của một DPLL 14
6 Hình 1.6: Sơ đồ khối của bộ tách sóng pha 15
7 Hình 1.7: Giải thuật nhân Booth 15
8 Hình 1.8: Bộ lọc vòng bậc một 16
9 Hình 1.9: Bộ dao động điều khiển số 17
10 Hình 1.10: Lấy mẫu trong một chu kỳ sin 18
11 Hình 1.11: Sơ đồ khối bộ lọc FIR 18
Chương 2
12 Hình 2.1: Sơ đồ khối điều chế cầu phương 20
13 Hình 2.2: Các dạng tín hiệu và phổ của chúng 21
14 Hình 2.3: Constellation của 8-PSK 23
15 Hình 2.4: Sơ đồ điều chế MPSK 24
16 Hình 2.5: Cấu trúc cơ bản bộ điều chế I/Q 25
17 Hình 2.6: Tín hiệu QPSK không lọc 26
18 Hình 2.7: Tín hiệu QPSK có lọc 26
19 Hình 2.8: Sơ đồ khối của bộ giải điều chế 27
20 Hình 2.9: Quan hệ pha trong QPSK 28
21 Hình 2.10: Tạo tín hiệu chuẩn phía giải điều chế QAM 30
22 Hình 2.11: Sơ đồ khối mã và giải mã vi sai 31
23 Hình 2.12: Dạng sóng mã hóa và giải mã vi sai 32
24 Hình 2.13: Sơ đồ khôi phục sóng mang COSTAS cho QPSK 33
25 Hình 2.14: Sơ đồ khối giải điều chế QPSK 34
26 Hình 2.15: Cấu trúc DDS cầu phương 36
Hình 2.16: Mô phỏng và tính toán bảng Lookup cho DDS bằng
27 36
Matlab
Hình 2.17: Dạng tín hiệu mô phỏng của dao động chuẩn trên phần
28 37
mềm System Generator
Hình 2.18: Phổ tần số sóng mang 10,24 MHz thu trên máy phân tích
29 38
phổ
30 Hình 2.19: Tín hiệu hình sin 1,8 kHz thu được trên máy hiện sóng 38

5
31 Hình 2.20: Kết quả mô phỏng trên Matlab trộn 2 tín hiệu có dấu 39
Hình 2.21:Mô phỏng trên System Generator trộn tín hiệu 1 KHz và
31 39
1,8 KHz
33 Hình 2.22: Sơ đồ thực hiện kiểm tra bộ trộn tín hiệu 40
34 Hình 2.23: Kết quả thực tế khi trộn tín hiệu 1 KHz và 1,8 KHz 40
35 Hình 2.24: Phổ tín hiệu sau khi trộn tín hiệu 10,24 MHz và 1 KHz 41
36 Hình 2.25: Cấu trúc được thực hiện của bộ lọc FIR 42
37 Hình 2.26: Đặc tuyến của bộ lọc FIR thông thấp tần số cắt 2.4 KHz 42
Hình 2.27: Sơ đồ thực hiện kiểm tra bộ lọc FIR lọc thấp tần 2,4
38 43
KHz
Hình 2.28: Tín hiệu tần số 0,5 KHz quan sát trên máy hiện sóng sau 43
39
khi qua bộ lọc thấp tần 2,4 KHz
Hình 2.29: Tín hiệu tần số 2,6 KHz quan sát trên máy hiện sóng sau 43
40
khi qua bộ lọc thấp tần 2,4 KHz
41 Hình 2.30: Mô phỏng đặc tuyến bộ lọc CIC 44
42 Hình 2.31: Mô phỏng đáp ứng pha của bộ lọc CIC 45
43 Hình 2.32: Sơ đồ thực hiện kiểm tra bộ lọc CIC 45
44 Hình 2.33: Tín hiệu trước và sau khi qua bộ lọc CIC tăng mẫu 46
45 Hình 2.34: Tín hiệu trước và sau khi qua bộ lọc CIC giảm mẫu 46
Chương 3
46 Hình 3.1: Biên dịch và nạp chương trình trên phần mềm ISE 47
47 Hình 3.2: Các mô đun phần mềm được tổng hợp 48
48 Hình 3.3: Tài nguyên FPGA được sử dụng sau khi tổng hợp 48
49 Hình 3.4: Đo đạc kiểm tra kết quả thiết kế 49
50 Hình 3.5: Tín hiệu QPSK 49
51 Hình 3.6: Sơ đồ khối bộ giải điều chế QPSK bên trong FPGA 50
52 Hình 3.7: Sơ đồ khối chuyển dịch tần số về băng tần gốc DDC 50
53 Hình 3.8: Mô phỏng khối DDC 50
54 Hình 3.9: Bộ lọc vòng khôi phục sóng mang 51
55 Hình 3.10: Kết quả mô phỏng khôi phục sóng mang 51
56 Hình 3.11: Mô phỏng sóng mang và Symbol chưa được khôi phục 51
57 Hình 3.12: Mô phỏng sóng mang và dữ liệu đã được khôi phục 52
58 Hình 3.13: Biểu đồ mắt tín hiệu QPSK 52
59 Hình 3.14: Quá trình khôi phục dữ liệu và định thời 53
60 Hình 3.15: Tín hiệu đã được khôi phục không có nhiễu 54
61 Hình 3.16: Tín hiệu đã được khôi phục có nhiễu 54
62 Hình 3.17: Đầu ra bộ lọc trung bình của tín hiệu không có nhiễu 54

6
63 Hình 3.18: Đầu ra bộ lọc trung bình của tín hiệu có nhiễu 55
64 Hình 3.19: Khôi phục định thời DPLL 55
65 Hình 3.20: Sơ đồ nguyên lý làm việc bộ tách sóng pha 56
66 Hình 3.21: Mô phỏng khối khôi phục định thời 56
67 Hình 3.22: Dạng sóng tín hiệu đã điều chế QPSK 57
Hình 3.23: Mô hình kiểm tra thiết kế bộ điều chế/giải điều chế
68 57
QPSK
69 Hình 3.24: Phổ và tín hiệu điều chế QPSK 58
70 Hình 3.25: Thử nghiệm thu-phát giữa 2 thiết bị 58
71 Hình 3.26: Kết quả đồng bộ với vòng khóa pha DPLL 58

7
 MỞ ĐẦU
Hiện nay, khoa học kỹ thuật ngày càng phát triển, đặc biệt với sự phát triển
mạnh mẽ của kỹ thuật điện tử đã tạo ra nhiều ứng dụng rất to lớn trong cuộc sống
của loài người. Một trong những ứng dụng sát thực nhất của kỹ thuật điện tử là xử
lý tín hiệu số cho các thiết bị trong hệ thống viễn thông.
Với sự phát triển của công nghệ điện tử số mà đỉnh cao là sự ra đời của công
nghệ ASIC/FPGA, các loại chíp DSP, các máy tính chuyên dụng đã mở ra khả năng
thiết kế, chế tạo và thực thi cao. Trên cơ sở những tiền đề đó, các máy thu phát vô
tuyến điện thế hệ số đã lần lượt xuất hiện bởi rất nhiều lý do như có thể lập trình lại,
độ chính xác cao, giá thành rẻ, dễ dàng trong khai thác sử dụng,... Với cấu hình
phần cứng và khả năng tích hợp rất lớn của FPGA, DSP… cho phép xây dựng các
hệ máy thu phát vô tuyến điện với hai đặc tính vượt trội là: dải tần rộng và có cấu
hình mềm.
Trên thế giới hiện nay có rất nhiều công ty khác nhau phát triển các sản
phẩm vô tuyến cấu hình mềm (SDR), mỗi sản phẩm có tính năng riêng giải quyết
các bài toán khác nhau từ thông tin liên lạc mặt đất, hàng không, hàng hải, vệ tinh…
hay thông tin di động thế hệ mới trong lĩnh vực an ninh công cộng, các hệ thống cơ
sở dữ liệu... Ứng dụng SDR tạo điều kiện thuận lợi cho sử dụng, nâng cấp khi cần
thay đổi, cung cấp nhiều dịch vụ công tác. Đối với tình hình nghiên cứu trong nước,
khái niệm SDR vẫn có thể coi là một khái niệm khá mới mẻ và hiện tại chưa có một
kết quả nghiên cứu hoàn chỉnh nào được công bố. SDR là một lĩnh vực khá mới
nhưng nó đã được bắt đầu nghiên cứu. Điều kiện hiện nay về công nghệ thông tin
và về giao lưu quốc tế cho phép ta tiếp cận với các công nghệ mới nhất trên thế giới.
Đây là thuận lợi rất lớn cho việc hiện đại hóa các trang thiết bị thông tin liên lạc.
Với những kết quả đã có được qua quá trình nghiên cứu, khả năng thiết kế chế tạo
một thiết bị thông tin vô tuyến số đa chức năng là có thể. Với lý do đó em đăng ký
luận văn với nội dung: “NGHIÊN CỨU THIẾT KẾ BỘ PLL SỐ VÀ ỨNG
DỤNG”.

8
 Luận văn đã tập trung nghiên cứu cơ sở lý thuyết và các giải pháp kỹ thuật,
các ứng dụng của PLL số, xây dựng các chỉ tiêu kỹ thuật và tham gia nghiên cứu
chế tạo sản phẩm. Kết quả đạt được là nhờ sự giúp đỡ tận tình của thầy giáo
PGS.TS Vũ Văn Yêm, các thầy giáo trong Viện điện tử viễn thông – Đại học Bách
khoa Hà Nội đã tạo điều kiện giúp đỡ. Em xin trân trọng cảm ơn các thầy, cô đã tạo
điều kiện thuận lợi, có những ý kiến đóng góp quý báu trong quá trình thực hiện
luận văn.

9
 Chương 1: TỔNG QUAN
1.1 Khái quát về vô tuyến số
1.1.1 Giới thiệu tổng quan
Vô tuyến số là lĩnh vực mới cho công nghiệp máy vô tuyến. Với lợi ích đem
lại nó bắt đầu được áp dụng trong những sản phẩm thương mại và quân sự. Những
lợi thế về công nghệ vô tuyến số đã cách mạng hoá việc thiết kế, sản xuất, triển khai
và sử dụng các hệ thống, thiết bị vô tuyến. Việc thiết kế thành công các hệ thống vô
tuyến số đã mở ra một khía cạnh mới trong lĩnh vực thông tin liên lạc, trực tiếp hoặc
gián tiếp góp mặt trong rất nhiều lĩnh vực ứng dụng thiết thực của thông tin liên lạc.
Hệ thống vô tuyến số xét cả phần cứng, phần mềm thì chúng được xây dựng
trên cơ sở ứng dụng các linh kiện tích hợp cao như FPGA, DSP, các bộ chuyển đổi
tín hiệu số - tương tự (DAC), tương tự - số (ADC) và các kỹ thuật áp dụng trong xử
lý tín hiệu số, kỹ thuật lập trình mô tả phần cứng.
Sự phát triển của các bộ xử lý tín hiệu số, các công cụ thiết kế lập trình trên
các ngôn ngữ bậc cao cho phép mở ra sự phát triển của các hệ thống vô tuyến số
thực tế. Khả năng xử lý, tốc độ của hệ thống được nâng lên trong khi kích thước và
khối lượng của thiết bị giảm nhỏ rất nhiều do các linh kiện có độ tích hợp cao. Phần
mềm hệ thống có chức năng xử lý tín hiệu chung từ phần băng gốc. Sau đó qua
chuyển đổi từ dạng số - tương tự (DAC) sang phần chức năng của phần cứng.

Hình 1.1: Sự chuyển phổ tín hiệu khi không sử dụng tần số trung tần
Hiện nay, công nghệ cho phép chế tạo các bộ chuyển đổi ADC và DAC tốc
độ cao nên có thể không cần sử dụng đến tần số trung tần. Cấu trúc thiết bị khi đó
rất đơn giản, thiết bị sẽ không sử dụng tần số trung tần (Zero-IF) tức là điều chế trực

10
tiếp từ tín hiệu băng gốc lên băng tần công tác đến hàng trăm MHz và ngược lại
chuyển trực tiếp tín hiệu hàng trăm MHz về tín hiệu giải điều chế băng gốc. Phổ tín
hiệu được biểu diễn như hình 1.1.
1.1.2 Các kiến trúc thiết bị vô tuyến số
1.1.2.1 Cấu trúc vô tuyến số đổi tần tực tiếp (Zero-IF)
Khả năng về công nghệ hiện nay cho phép chế tạo các bộ chuyển đổi ADC
và DAC tốc độ cao nên các máy vô tuyến sóng ngắn và một phần dải sóng ngắn có
thể không sử dụng tần số trung gian mà thực hiện chuyển trực tiếp từ tín hiệu tần số
vô tuyến xuống thành tín hiệu băng gốc. Với cấu trúc này bộ dao động LO và các
bộ lọc sẽ được thực hiện ngay trên FPGA.

Hình 1.2: Cấu trúc vô tuyến số đổi tần tực tiếp(Zero-IF)

Do mức độ tích hợp cao nên kích thước và khối lượng giảm, đồng thời cho
phép hạn chế sử dụng các linh kiện rời rạc khó kiểm soát hết các tham số tạp ký
sinh cũng là một ưu điểm của cấu trúc này.
1.1.2.2 Cấu trúc vô tuyến số sử dụng tần số trung tần
Cấu trúc hệ thống vô tuyến số có thể thực hiện theo cách vẫn sử dụng tần số
trung tần. Ở tần số rất cao, tín hiệu sau quá trình trộn tần và lọc mới được xử lý và
giải điều chế theo dạng số trên các vi mạch FPGA, DSP. Nhờ sử dụng tần số trung
tần mà các yêu cầu được giảm nhẹ cho phần xử lý tín hiệu và các bộ chuyển đổi
ADC và DAC. Cấu trúc này thường áp dụng cho các thiết bị tần số cao như vô
tuyến VHF, vi ba, trạm gốc cho thông tin di động...

11
 Hình 1.3: Cấu trúc vô tuyến số sử dụng tần số trung tần
Như trên đã trình bày, trong cấu trúc của một thiết bị vô tuyến số thì phần
chuyển đổi ADC, DAC có vai trò quan trọng, yêu cầu đối với chúng không chỉ là
tốc độ chuyển đổi mà phải có độ chính xác, sai số do lượng tử hoá hay xấp xỉ hoá
phải ở mức cho phép. Ngoài sử dụng các bộ xử lý tín hiệu số DSP thì cấu trúc cơ
bản của một thiết bị vô tuyến số còn có các phần chức năng quan trọng khác như:
các mạch cao tần phải đảm bảo độ tuyến tính trên một dải tần rộng, chuyển chế độ
nhanh và khuyếch đại công suất cho nhiều sóng mang khác nhau, cho các dạng tín
hiệu khác nhau, các bộ trộn tần lên/xuống số hoá: DUC, DDC, các bộ lọc số, các
mạch cân bằng… cũng cần phải được thiết kế để đảm bảo yêu cầu hoạt động trên
dải tần rộng với sự đa dạng của chế độ công tác. Sự tích hợp cao giúp mang lại hiệu
quả thiết kế cao hơn, nhanh hơn. Làm cho thiết bị thêm các chức năng mới mà lại
có kích thước nhỏ gọn, linh hoạt. Tăng khả năng thay thế và lắp lẫn nhau. Điều đó
mang lại cả hiệu quả kinh tế và hiệu quả sử dụng cho thiết bị vô tuyến số.
1.2 Tổng quan về PLL và DPLL
1.2.1 Tổng quan về PLL
ω0 ω

ΔωDK

Hình 1.4: Sơ đồ khối chung của bộ THTS dùng vòng khóa pha PLL

12
 Vòng khóa pha PLL là khối mạch được xây dựng đặc biệt linh hoạt, được sử
dụng cho nhiều ứng dụng tần số vô tuyến và theo đó PLL được tìm thấy trong nhiều
máy thu phát vô tuyến cũng như nhiều thiết bị khác.
Hoạt động của vòng khóa pha PLL dựa trên nguyên tắc so sánh pha của 2 tín
hiệu, thông tin về lỗi pha hay sự khác nhau về pha giữa 2 tín hiệu được sử dụng để
điều khiển tần số của vòng.
Sơ đồ khối chung của bộ THTS dùng vòng khóa pha PLL, hình 1.4.
Một vòng khóa pha PLL bao gồm 3 thành phần cơ bản là:
- Bộ so sánh pha (Phase Comparator): Khối mạch này nằm trong PLL so
sánh pha của 2 tín hiệu và tạo ra điện áp thay đổi theo sự khác pha giữa 2 tín hiệu
đó.
- Bộ tạo dao động được điều khiển bằng điện áp VCO (Voltage Controlled
Oscillator): Là khối mạch tạo ra tín hiệu tần số vô tuyến đầu ra. Tần số của nó được
điều khiển trên dải tần hoạt động của vòng khóa pha.
- Bộ lọc vòng: Bộ lọc này được sử dụng để lọc đầu ra từ bộ so sánh pha trong
PLL. Nó được sử dụng để thay đổi một số thành phần của những tín hiệu từ VCO
mà pha của nó đang được so sánh. Bộ lọc này cũng chi phối nhiều đặc tính của
vòng khóa pha và độ ổn định của nó.
- Bộ tạo dao động VCO trong PLL tạo ra một tín hiệu đưa tới bộ tách sóng
pha, ở đây pha của tín hiệu từ VCO và tín hiệu tham chiếu được so sánh với nhau và
kết quả là tạo ra điện áp hiệu số hay sai lệch tương ứng cho sự khác nhau về pha đó.
Tín hiệu sai lệch từ bộ tách sóng pha đi qua bộ lọc thông thấp, tạo ra điện áp điều
chỉnh đưa tới VCO. Mức cảm biến với bất kỳ sự thay đổi nào của điện áp sai lệch
này nhằm làm giảm sự khác nhau về pha và do đó giảm sự khác nhau về tần số giữa
2 tín hiệu. Ban đầu vòng lặp chưa bị khóa, điện áp sai lệch sẽ kéo tần số của VCO
tới giá trị danh định cho đến khi không thể giảm sự sai lệch này hơn được nữa và
khi đó vòng lặp bị khóa.
Khi PLL đang khóa tạo ra điện áp sai lệch cố định. Bằng việc sử dụng một
bộ khuếch đại giữa bộ tách sóng pha và VCO, độ sai lệch thật sự giữa các tín hiệu

13
được giảm đến mức nhỏ nhất. Điện áp sai lệch ổn định có nghĩa là biểu diễn sự khác
nhau về pha giữa tín hiệu tham chiếu và VCO không thay đổi. Khi sự khác nhau về
pha giữa 2 tín hiệu này không thay đổi có nghĩa là 2 tín hiệu này có tần số chính xác
giống nhau.
1.2.2 Tổng quan về DPLL
Sơ đồ khối của một DPLL được thể hiện như hình dưới:

Hình 1.5: Sơ đồ khối của một DPLL

1.2.2.1 Tách sóng pha (PD)
Phát hiện sai pha giữa đầu vào và đầu ra tín hiệu từ NCO. Thao tác này được
làm bởi mô đun nhân. Đầu vào tín hiệu là tần số được điều chế V i(n) được biểu diễn
như sau:
Vi ( n)  sin( i n   i ) (1.1)
Cơ chế vòng phản hồi của PLL sẽ làm cho NCO phát tín hiệu hình sin Vo(n)
với tần số giống vủa Vi(n):
V 0 (n )  cos(  i n   0 ) (1.2)
Đầu ra của bộ tách sóng pha là sản phẩm của 2 tín hiệu. Sử dụng biến đổi
lượng giác ta thu được:
Vd ( n)  K d sin( i n   i ) cos(  i n   0 )

Kd
 sin(2i n  i  0 )  sin(i  0 ) (1.3)
2

14
 Kd là hệ số của bộ tách sóng pha, ký hiệu đầu tiên tương ứng với thành phần
tần số cao, ký hiệu tiếp theo tương ứng với sự sai pha giữa Vi(n) và Vo(n). Bằng
cách loại bỏ thành phần đầu tiên bằng bộ lọc, sự khác pha có thể được xác định.
Sơ đồ khối của bộ tách sóng pha là bộ nhân:

Hình 1.6: Sơ đồ khối của bộ tách song pha

- Input1 là fmin (dữ liệu được điều chế), input2 là đầu ra của NCO;
- Khối delay để đồng bộ thao tác;
- Đầu ra sẽ là 16 bit, sau đó ta sẽ lựa chọn bằng cách cắt bớt 8 bit.
Trong mô hình Verylog ta dùng giải thuật nhân Booth thay cho thao tác nhân
toán học *, vì bộ nhân toán học sẽ chiếm rất nhiều tài nguyên, trong khi giải thuật
nhân Booth cho phép nhân 8 bit chỉ cần 8 bộ cộng 8 bit mà đã được lưu trong vùng
tiêu thụ. Giải thuật này như hình sau:

Hình 1.7: Giải thuật nhân Booth

Từng tích riêng phần được xác định từ số bị nhân có thể là: được thêm vào,
giảm đi, hay có thể không thay đổi theo các quy tắc sau:

15
 - Số bị nhân được trừ cho tích riêng phần khi gặp bit 1 đầu tiên trong chuỗi
bit 1 ở số nhân.
- Số bị nhân được cộng với tích riêng phần dựa trên việc đưa vào bit 0 đầu
tiên với điều kiện không có bit 1 trước đó trong chuỗi bit 0 của số nhân.
- Tích riêng phần không đổi khi bit bằng với bit trước đó của số nhân.
1.2.2.2 Lọc vòng
Lọc vòng sẽ loại bớt thành phần tần số cao, hình 1.8 cho thấy sơ đồ khối của
một lọc vòng bậc đầu tiên sử dụng trong hệ thống thu. Trong mô hình Verylog của
khối này ta cần dành giải quyết ký hiệu <8,0,t> thành <12,4,t> và nhân với hằng số
15/16:
- Đầu vào C là đầu ra của bộ nhân trong khuôn dạng <8,0,t>. Đầu ra là
D1<12,4,t>. D1 sẽ nhân với 15/16 sau đó kết quả được tổng hợp trở lại C.
- dtemp<12,4,t> là tín hiệu bên trong, là kết quả tổng hợp của C và D1. C
phải được thay đổi thành <12,4,t> trước khi tổng hợp:

- dtemp sẽ được gán thành D1, sau đó dtemp X 15/16 = dtemp X (1-15/16) =
dtemp – (dtemp X 1/16) = dtemp – E.
- E = dtemp X 1/16, trong thực tế nhân 1/16 có thể được thực hiện chỉ với
thao tác dịch phải 4 bit.

Hình 1.8: Bộ lọc vòng bậc một

16
 Bộ lọc vòng bậc một là bộ lọc thông thấp với hàm số truyền
Y (z)  1 
H ( z)    (1.4)
X ( z)  z  0.9375 
Có một điểm cực trên trục thực tại z = 0.9375, từ thuộc tính ổn định của bộ
lọc thời gian rời rạc, ta biết rằng H(z) được định vị bên trong vòng tròn đơn vị.
1.2.2.3 Bộ dao động được điều khiển số
Bộ dao động được điều khiển số (NCO) sẽ lấy điện áp chênh lệch để hiệu
chỉnh (Vd(n)) và sau đó sẽ chuyển tần số đầu ra của nó từ giá trị free_running thành
tín hiệu đầu vào tần số ωi và như vậy giữ PLL trong trạng thái khoá.

Hình 1.9: Bộ dao động điều khiển số

Ở đây ta giả thiết tần số free_running của NCO là 1 MHz và tần số clock hệ
thống là 16 MHz. Có 16 điểm lấy mẫu trong một chu kỳ của tần số 1 MHz
free_running. Khi đầu vào là 0, NCO có tần số đầu ra bằng với tần số free_running
vì thế offset phải là 1/16. Đầu vào lớn hơn sẽ cung cấp tần số lớn hơn. Hệ thống này
là một bộ tích phân đơn giản giá trị đầu vào được tích lũy và ánh xạ lên ROM.1024
giá trị được cho để định nghĩa một chu kỳ của tín hiệu cosin. Nhưng ta không thực
sự cần sử dụng toàn bộ giá trị này. Một chu kỳ sin có thể được chia làm 4 quarter, ta
chỉ cần định nghĩa quarter đầu tiên với 257 giá trị, các giá trị còn lại được sao lại từ
quarter đầu tiên. Minh hoạ trong hình 1.10:
- Đầu vào D2 và offset được thêm vào, chú ý rằng tín hiệu được mở rộng từ
<12,-6,t> thành <18,0,u>.
- Kết quả bộ cộng được tích luỹ bằng mô đun tích luỹ, sau đó ta có 10 bit địa
chỉ ROM.

17
 - Địa chỉ này sẽ được ánh xạ tới dữ liệu trong ROM.

Hình 1.10: Lấy mẫu trong một chu kỳ sin

1.2.2.4 Bộ loc FIR

Hình 1.11: Sơ đồ khối bộ lọc FIR

Giai đoạn cuối cùng của hệ thống thu là thực hiện hình thành tín hiệu. Ở đây
ta dùng bộ lọc FIR 16 tap để làm bộ lọc thông thấp số. Trong cấu hình này ta cần
16 hệ số nhưng sự đơn giản hoá được thực hiện bằng cách giả thiết toàn bộ các hệ
số là giống nhau (1/16), trong thực tế nhân 1/16 có thể được thực hiện bằng cách
dịch phải 4 bit mà không cần bộ nhân nào.
1.3 Kết luận chương 1
Với nhiều ứng dụng quan trọng trong thông tin liên lạc, vô tuyến cấu hình
mềm thực sự đã mang lại một bước đột phá mới trong công nghệ thông tin vô tuyến.
Nó mang lại lợi nhuận nhiều hơn khi kéo dài thời gian sử dụng của phần cứng, tăng

18
cường các dịch vụ trong hệ thống, dễ dàng hơn cho các nhà sản xuất trong việc bảo
vệ bản quyền thương mại sản phẩm, giảm giá thành chế tạo, rút ngắn thời gian sản
xuất thiết bị, thuận tiện trong kết nối hoặc thay thế các thiết bị. Vô tuyến cấu hình
mềm tạo điều kiện thuận lợi hơn trong cả quá trình thiết kế, chế tạo triển khai và sử
dụng, ứng dụng trong nhiều lĩnh vực khác nhau của hệ thống thông tin vô tuyến.
Chương 1 đã giới thiệu được tổng quan về vô tuyến cấu hình mềm, cấu trúc vòng
khóa pha DPLL với các mô đun chức năng. Chương 2 sẽ trình bày nội dung thiết kế
DPLL cho bộ giải điều chế tín hiệu số QPSK.

19
 Chương 2: THIẾT KẾ DPLL
2.1 Điều chế và giải điều chế QPSK
2.1.1 Tổng quan điều chế và giải điều chế QPSK
Hai tín hiệu băng tần gốc độc lập có thể được truyền dẫn với cùng băng tần
số. Theo phương thức điều chế này thì đường bao của sóng cosin được điều chế bởi
một tín hiệu g1(t) và đường bao của sóng sin được điều chế bởi một tín hiệu g 2(t).
Hàm thời gian của tín hiệu đã điều chế là:
S (t )  g1 (t ) cos t  g2 (t) sin t (2.1)
Hai thành phần của S(t) ở đây ta gọi là A(t) và B(t). Sơ đồ khối điều chế cầu
phương như sau:

A(t )
sin t A(t ) sin t

A(t ) sin t  B(t ) cos t



  2f cos  t
B (t ) cos t
B(t )

Hình 2.1: Sơ đồ khối điều chế cầu phương

Bộ điều chế gồm một mạch cộng, hai mạch nhân, một mạch di pha 90o và
một bộ tạo dao động sóng mang.
Cả hai mạch nhân đều là mạch điều biên nén sóng mang. Tín hiệu điều chế là
hai dãy tín hiệu riêng biệt A(t) và B(t). Hai tần số sóng mang của bộ điều chế giống
nhau, nhưng lệch pha nhau 90o. Nếu tín hiệu điều chế A(t) và B(t) được giới hạn
băng tần số giới hạn trên “H” thì trên hai đầu ra của bộ điều chế ta được từng tín
hiệu có độ rộng là 2H xung quanh tần số mang f. Tổng của hai tín hiệu bao gồm dải
tần số giống như điều biên hai bên như vậy QAM có thể truyền đưa gấp 2 lần tín
hiệu như ở trường hợp điều biên thông thường trong khi phổ tần như nhau.

20
 A(t )

sin  t
A(t )

sin t

A(t ) sin  t
A(t ) sin t

B(t )

B(t ) cos t

cos t

B (t ) cos t
B( t ) cos t

A(t ) sin t  B( t ) cos t

Hình 2.2: Các dạng tín hiệu và phổ của chúng

Tín hiệu điều chế pha M mức có thể xác định bởi công thức:
s i (t )  A. cos( 2f ct   i ) 0t T (2.2)

21
 (2i 1)
trong đó:  i  , với i  1,.2..., M ; A là hằng số, fc là tần số sóng mang,  i là
M
góc pha ban đầu, T là thời gian tồn tại của một symbol.
Khai triển biểu thức ta có:
si ( t )  A cos  i cos 2f c t  A sin  i cos 2f c t

= s i1 1 (t ) + s i2  2 (t ) (2.3)
trong đó:
T
si1 =  si (t )1 (t )dt = E cos  i (2.4)
0

T
s i 2 =  si (t ) 2 ( t) dt = E sin  i (2.5)
0

1 2
và E= AT (2.6)
2
Pha có quan hệ với s i1 và si 2 như sau:
si 2
 i = tan (2.7)
si 1

Constellation của tín hiệu MPSK gồm 2 thành phần, mỗi tín hiệu s i (t ) được
biểu diễn bởi một điểm ( s i1 , s i 2 ) trong tọa độ mở rộng bởi 1 (t ) và  2 (t ) . Toạ độ

cực của tín hiệu là ( E , i ). Trong đó biên độ là E và góc lệch so với trục ngang

là  i . Những điểm tín hiệu nằm trên đường tròn bán kính E và tâm nằm ở gốc toạ

độ. Những điểm tín hiệu được ánh xạ tùy ý tạo thành ánh xạ một - một. Phương
pháp này gọi là mã hoá Gray thường được sử dụng trong điều chế tín hiệu M-PSK.
Mã Gray chỉ ra n-tuples với độ sai khác một bit giữa 2 tín hiệu lân cận trong
constellation. Khi xảy ra lỗi symbol M mức, việc phát hiện ra tín hiệu giống như tín
hiệu lân cận trên constellation, vì thế chỉ có một trong n bit đầu vào bị lỗi. Hình 2.3
là constellation của 8-PSK trong đó mã Gray được sử dụng cho việc chuyển đổi bit.

22
 Hình 2.3: Constellation của 8-PSK
Ta thấy rằng: BPSK và QPSK là trường hợp đặc biệt của M-PSK với M = 2
và M = 4. Trên toàn trục thời gian chúng ta có thể biểu diễn tín hiệu MPSK:
s(t ) = s 1 (t ) cos 2f c t - s 2 (t ) sin 2f c t -  < t<  (2.8)
với

s1 (t) = A  cos(k ) p(t  kT ) (2.9)
k 


s2 ( t)  A sin( k ) p( t  kT) (2.10)
k 

Trong đó  k là một trong M mức quyết định bởi đầu vào nhị phân độ dài n-
tuple, p(t ) là xung vuông có biên độ nằm trong khoảng [ 0, T ]. Tần số sóng mang là
bội số nguyên của thời gian symbol vì thế pha ban đầu của tín hiệu trong chu kỳ
symbol là  k .
Tín hiệu MPSK gồm 2 chiều, khi M  4 thì điều chế có thể thực hiện bằng
phép điều chế cầu phương (quadrature modulator). Sơ đồ điều chế MPSK được
biểu diễn trên hình sau:

23
 Mixer
S 1( t ) T  nT b cos 2 fc t

N bit đầu vào

Tín hiệu MPSK
( S i 1, S i 2 ) Dao động 

90 0

 sin 2 f c t

S 2 (t )T  nTb
Mixer

Hình 2.4: Sơ đồ điều chế MPSK

Mỗi vectơ chiều dài n của dãy bit đầu vào được sử dụng để điều khiển mức
phát. Nó cung cấp cho kênh đồng pha I (inphase) và kênh vuông pha Q
(quadrature) những tín hiệu đặc biệt và mức tín hiệu trên trục toạ độ nằm ngang và
thẳng đứng một cách tương ứng. Trong điều chế QPSK thì mức phát cụ thể chỉ là
bộ biến đổi nối tiếp - song song (serial-to-parallel). Với sự phát triển của khoa học
công nghệ đã dần sử dụng các thiết bị số hoàn thiện. Trên môi trường nhất định, tín
hiệu MPSK là các tín hiệu số kết hợp và được đưa vào bộ biến đổi số/tương tự
(D/A) kết quả đầu ra là tín hiệu điều chế pha mong muốn.
2.1.2 Điều chế QPSK
Điều chế PSK là một phương thức hiệu quả nhất để truyền tín hiệu số. Có
thể nói PSK là phương pháp điều chế triệt sóng mang do đó băng thông của tín hiệu
PSK nhỏ.
Để tăng hiệu quả sử dụng băng tần, hai bit liên tiếp từ chuỗi bit dữ liệu a(n)
có thể được nhóm lại để tạo thành một symbol mới b(m) bằng chuyển đổi nối
tiếp/song song. Kết quả là tốc độ symbol giảm còn f bit/2. Các symbol mới này được

24
gọi là các dibit. Việc điều chế đòi hỏi có M = 22 tín hiệu RF, mỗi tín hiệu ứng với
một pha khác nhau. M = 22 symbol b(m) có thể có được ánh xạ lên các tín hiệu này.
Bộ điều chế I/Q là một bộ điều chế tốt nhất được sử dụng, hình vẽ sau minh
hoạ cấu trúc cơ bản của bộ điều chế I/Q :

900

Hình 2.5: Cấu trúc cơ bản bộ điều chế I/Q

Trước hết, nó chia tín hiệu RF chưa điều chế ra hai thành phần. Thành phần
cầu phương (Q) được dịch pha đi 900 so với thành phần cùng pha (I). Do đó thành
phần cùng pha chưa điều chế được mô tả bằng cos[2 f ct ] còn thành phần vuông
pha chưa điều chế được mô tả bởi  s in[2 f ct ] . Cả hai thành phần này được đưa tới
các bộ trộn, ở đó chúng được nhân với các tín hiệu (dùng để) điều chế cI(t) và cQ(t);
cI(t) và cQ(t) được lấy từ chuỗi symbol b(m). Các tích c I(t). cos[2 fc t ] và
cQ (t).[  s in[2 f ct ] ] được cộng với nhau tạo thành tín hiệu RF đã điều chế. Quá
trình điều chế suy biến thành việc ánh xạ chuỗi symbol b(m) lên hai thành phần
băng gốc. Hai bit liên tiếp nhau được kết hợp ở dạng một dibit có thể mô tả một
trong M = 22 = 4 symbol. Các symbol này được ánh xạ lên các pha i  {45 0, 1350 ,
225 0, 3150} của tín hiệu băng gốc hoặc lên bốn tín hiệu miền thời gian

si (t )  A.cos[2 fc t   2i 1 ] với i  {0, 1, 2, 3}. Trong trường hợp QPSK không
4
có lọc và có lọc, phổ tín hiệu QPSK như hình vẽ sau:

25
 Hình 2.6: Tín hiệu QPSK không lọc
Như hình vẽ trên, phổ tín hiệu phát rất rộng, Do đó để đảm bảo sử dụng hiệu
quả dải tần RF thì tín hiệu phát phải được hạn băng. Nguyên nhân Sidelope cao
trong phổ tín hiệu phát là do sự chuyển đổi pha tức thời từ trạng thái này sang trạng
thái khác giữa các symbol nên điều này được thực hiện tốt nhất ở băng gốc. Vì vậy
dữ liệu hai kênh I/Q cần thiết phải được lọc trước khi đem đi điều chế. Việc lọc loại
bỏ các chuyển đổi trạng thái tức thời giữa các symbol nhằm tạo ra phổ tín hiệu phát
tốt hơn, hình vẽ sau đây minh hoạ phổ tín hiệu QPSK có lọc.

Hình 2.7: Tín hiệu QPSK có lọc

26
 Một vấn đề khác rất quan trọng đó là việc hạn chế phổ tần dẫn đến tín hiệu
thu được của một symbol sẽ trải dài trong miền thời gian. Điều đó dẫn đến việc tại
đầu thu các symbol được truyền kế tiếp nhau sẽ chồng lấn lên nhau về mặt thời gian
và gây nhiễu lẫn nhau, hiện tượng này trong truyền dẫn tín hiệu số được gọi là
xuyên nhiễu giữa các dấu (ISI), sự tồn tại của ISI có thể dẫn đến tín hiệu thu được
bị méo và tin tức có thể sẽ bị quyết định sai. Do đó việc lọc cần phải chính xác để
tránh hiện tượng ISI, bộ lọc RRC thường được sử dụng cho mục đích này.
2.1.3 Giải điều chế QPSK
Hình 2.8 mô tả sơ đồ bộ giải điều chế, để tạo lại tín hiệu A(t) và B(t). Giả
thiết ta có một bộ dao động có tần số và pha giống nhau như bộ dao động ở điều
chế. Nếu có một trong hai tín hiệu đến trực tiếp, tín hiệu kia đi qua bộ di pha 90o
được đưa vào từng bộ nhân tương ứng và tín hiệu A(t) sẽ xuất hiện ở từng đầu ra bộ
nhân. Sau khi qua bộ lọc thông thấp tương ứng, ở máy thu sẽ có tín hiệu giải điều
chế giống như tín hiệu điều chế.
1
A(t )
2
sin t

S1 (t )
  2f
cos  t

S2( t) 1
B (t )
2

Hình 2.8: Sơ đồ khối của bộ giải điều chế

Tín hiệu tổng:
S1 (t )  A(t ) sin t  B(t ) cos t (2.11)
S 2 (t )  A(t) sin t cos t  B(t) cos2 t (2.12)
1
 A(t) sin 2t  B(t )1  cos 2t 
2
Xét ví dụ trong vô tuyến băng hẹp (2 Mbit/s) hai tín hiệu điều chế A(t) và
B(t) là hai tín hiệu số tốc độ 1024 Kbit/s được tạo bởi dãy tín hiệu 2048 Kbit/s.

27
 Với dãy tín hiệu hai nửa tốc độ này tất nhiên có thể truyền dẫn lượng thông
tin của tín hiệu gốc, và độ rộng băng như đã nói trên sẽ chỉ bằng một nửa so với khi
tạo tín hiệu điều biên hai biên với dãy tín hiệu 2048 Kbit/s. Hệ thống này thực hiện
điều chế hai mức để đơn giản mạch điện và chống nhiễu. Như vậy về phía thu sự
nhận biết giá trị logic sẽ đơn giản, giá trị dương của tín hiệu giải điều chế biểu thị
logic 1, giá trị âm biểu thị logic 0.
2.1.4 Quan hệ pha
Như vậy bộ điều chế biên độ 4 trạng thái thực hiện chuyển đổi 4 pha với tín
hiệu nhị phân có cùng tốc độ. Hình 2.9 giới thiệu quan hệ pha. Nếu ta ký hiệu tín
hiệu đầu vào của mạch nhân với tín hiệu A(t) và B(t) bằng mũi tên nằm ngang phải
và mũi tên dọc trái, thì tín hiệu ra của mạch nhân trong trường hợp A(t) = +1 được
vẽ bằng mũi tên ngang phải, trường hợp A(t) = -1 tương ứng với lệc pha 1800 được
biểu thị bằng mũi tên ngang trái.



Hình 2.9: Quan hệ pha trong QPSK

Tương tự tín hiệu ra của mạch nhân thứ hai cũng được vẽ bằng các mũi tên
dọc chỉ lên hoặc chỉ xuống tùy theo giá trị của B(t).
Tổng của hai tín hiệu sẽ cho 4 vectơ hợp với hướng của một góc 45 0. Các
vectơ này cho thấy 4 trang thái pha có thể có của tín hiệu ra của bộ điều chế biên độ
4 trạng thái.
Trên hình vẽ ghi các giá trị logic của dãy tín hiệu nhị phân A và B chứ không
phải mức +1 và -1 của tín hiệu A(t) và B(t).

28
 Từng giá trị bit đồng thời của hai dãy tín hiệu nhị phân vào xác định pha của
tín hiệu ra. Như vậy bộ điều chế có thể coi như bộ đảo pha, được thực hiện bởi các
mạch điều biên. Ta tận dụng ưu việt của điều chế biên độ là độ rộng băng thông
nhỏ.
2.1.5 Đồng bộ
Ta không đi sâu chi tiết về sự tạo ra các dãy tín hiệu tốc độ 1024 Kbit/s A và
B từ dãy tín hiệu PA có tốc độ 2048 Kbit/s.
Đối với qui tắc chuyển mã ta phải chú ý các điểm sau:
- Nếu các dãy nhị phân truyền đi, như giả thiết, ngay cả tín hiệu A, B đều
mang tính ngẫu nhiên thì phía thu sẽ chỉ tạo được dao động nội máy thu cần thiết
cho sự giải điều chế vốn lệch pha không hẳn là n.900 từ những tín hiệu nhận được.
- Bốn trạng thái có thể có tín hiệu đến cùng một xác xuất, do đó phía thu sẽ
không biết xác định là trạng thái nào thuộc về giá trị A = 0, B = 0 do đó có thể chọn
một cách ngẫu nhiên một pha để đồng bộ dao động.
Sau đây là một ví dụ cụ thể:
Tín hiệu nhận được ở đây chính là tín hiệu trung tần (ví dụ: 5 MHz) đi đến
một mạch bội 4 (tương ứng lũy thừa bậc 4).
Từ những tính chất cơ bản của lũy thừa 4 của tín hiệu sẽ nhận được một
trong 4 pha sẽ cho một tín hiệu 20 MHz cùng pha (bỏ qua các số hạng có tần số gấp
2 và hằng số).
cos 4  t  cos 4 ( t  90o )  cos 4 ( t  180o )
(2.13)
 cos 4 ( t  270 o )  1 / 8 cos 4 ( t  ...)

Sau bộ lọc băng, ta sẽ có tín hiệu 20 MHz bị ràng buộc với tín hiệu thu. Tín hiệu
này một phần do điều chế, sự thay đổi của tín hiệu thu, một phần do nhiễu nên không
được thuần, do đó ta đưa vào bộ dao động mạch vòng kín pha (phase lock PLL). Bộ
này sẽ cho tín hiệu 20 MHz có quan hệ đồng pha và không có nhiễu.
Sau khi chia 4 ta có 2 tín hiệu 5 MHz chuẩn lệch pha nhau 900 để đưa vào 2
bộ nhân (mạch chia tần số dùng ở đây tiện lợi vì không cần dùng bộ lệch pha 900 do
đó có dịch pha 900 trên đầu ra tương ứng).

29
 Tần số của hai tín hiệu này sẽ phù hợp chính xác với bộ dao động phía phát
và pha của chúng hoặc ngẫu nhiên sẽ đồng pha, hoặc sẽ lệch pha ± 900 hoặc ± 180 0
so với dao động điều chế.
Trường hợp lệch pha 180 0 cũng tạo nên sự đổi dấu ở cả hai tín hiệu, điều mà
tín hiệu số không cho phép. Trường hợp lệch pha 90 0 ngoài đổi dấu ra thì hai tín
hiệu còn đổi chỗ trên đầu ra.

sin(t  n.90o )

cos( t  n.90o )

Hình 2.10: Tạo tín hiệu chuẩn phía giải điều chế QAM
Với cách tạo đơn giản, sẵn có các tín hiệu nhị phân A và B tạo bởi dãy tín
hiệu PA có tốc độ 2048 Kbit/s là chưa đủ, ngoài biến đổi nối tiếp – song song phần
sau cần phải giải quyết vấn đề chuyển mã. Đó chính là mã hóa vi sai.
2.1.6 Mã hóa vi sai
Vấn đề chính là không tạo một trạng thái pha xác định đối với từng bit của
dãy tín hiệu A’ và B’ mà tạo nên một sự thay đổi pha xác định so với trạng thái ban
đầu, ví dụ trong trường hợp:
A’ = 0, B’ = 0 giữ nguyên tín hiệu ra trong trạng thái trước đó (n = 1)
A’ = 0, B = 1 thay đổi pha 90 0
A’ = 1, B = 0 thay đổi pha 1800
A’ = 1, B = 1 thay đổi pha 270 0 (-900)
Bảng 1: Quy tắc mã vi sai.
A’ B’ Thay đổi pha An Bn
0
0 0 0 A n-1 Bn-1
0
0 1 90 Bn-1 An-1
0
1 0 180 A n-1 Bn-1
1 1 2700 Bn-1 An-1

30
 Bảng 1 là quy tắc mã vi sai, n ký hiệu cho các bit hiện tại.
Ứng dụng quy tắc này phía thu sẽ không cần biết trạng thái pha tuyệt đối của
tín hiệu thu, vì sự thay đổi pha không phụ thuộc vào sự lựa chọn pha của tín hiệu
chuẩn.
Hình dưới mô tả sự thực hiện chuyển mã và tái tạo mã. Bộ nối tiếp song song
(S/P) tạo các dãy tín hiệu A’ và B’ với tốc độ 1024 kbit/s có ở bộ ghép kênh (MUX)
như hình dưới. Ta thấy dãy tín hiệu PA từ hai bit liền nhau ghi giá trị đầu tiên vào
dãy B’ giá trị thứ hai vào dãy A’ tiếp tục như vậy đối với các đôi bit tiếp theo. Bộ
mã hóa vi sai (DK) sẽ mã hóa dãy A’ và B’ thành dãy tín hiệu A và B. Các tín hiệu
này đi đến bộ QAM tạo nên sự thay đổi pha như ở trên.

Hình 2.11: Sơ đồ khối mã và giải mã vi sai

Ở phía thu phải thực hiện sự biến đổi ngược lại với phía phát sao cho nhận
lại dãy tín hiệu nhị phân PV giống như tín hiệu PA (Hình 2.11). Bộ DD: Giải mã vi
phân, mã hóa các tín hiệu thu VA và thành VA’ và VB’.
Đây là quá trình ngược lại. Từ các tín hiệu VA’ và VB’ có tốc độ 1024
Kbit/s tạo nên dãy tín hiệu 2048 Kbit/s.
Hình dưới trình bày các dạng tín hiệu mã hóa và giải mã.
Trong phần vô tuyến, sự mã hóa này đảm bảo sự không có lỗi: Dãy tín hiệu
PV thu hoàn toàn giống dãy tín hiệu PA của phía phát mặc dù các tín hiệu mã hóa
trung gian có thể khác nhau.

31
 Hình 2.12: Dạng sóng mã hóa và giải mã vi sai
Từ các hình trên, ta thấy dãy tín hiệu vào PA có thể thành hai dãy A’ và B’.
Ta có thể phân thành 2 kiểu dãy A’ và B’ bằng hai cách phụ thuộc vào lúc ta bắt
đầu chia đôi bit nào. Kết quả của mã hóa vi sai không phải là duy nhất. Tại cùng
một dãy tín hiệu A’ và B’ bằng hai cách phụ thuộc vào trạng thái ban đầu của mã

32
hóa vi sai. Như vậy đối với dãy tín hiệu PA có 8 kiểu dãy tín hiệu A và B, tất nhiên
là chúng đều mang tin tức như nhau. Hình 2.12 là một trong những trường hợp cụ
thể.
Do sự bất ổn định pha n.900 của tín hiệu phía thu, các tín hiệu VA, VB phía
thu thường không giống với dãy tín hiệu A và B phía phát. Cùng một tín hiệu phát
có thể tạo 4 kiểu dãy tín hiệu VA, VB. Sau khi đã giải mã vi sai, các kiểu đã giảm
đi: Với một dãy tín hiệu song song thì tín hiệu PV mới hoàn toàn giống tín hiệu PA.
2.2 Thiết kế DPLL
Trong các hệ thống thông tin vô tuyến do máy thu và máy phát được dùng ở
những vị trí độc lập nhau, kết hợp với sự không đồng nhất của kênh vô tuyến là
những yếu tố trên gây nên độ lệch tần số và độ lệch pha giữa tần số dao động nội và
tần số sóng mang, do vậy máy thu phải bắt và bám theo tín hiệu sóng mang đầu vào,
giải pháp thường dùng là mạch vòng khóa pha DPLL minh họa trên hình 2.13.

Hình 2.13: Sơ đồ khôi phục sóng mang COSTAS cho QPSK

Ban đầu VCO tạo ra một tín hiệu có tần số gần với tần số sóng mang fc và

pha ban đầu nào đó  . Các bộ nhân trong các kênh I và Q tạo ra thành phần 2f c và
thành phần một chiều. Các bộ lọc thông thấp làm suy giảm thành phần có tần số 2fc

33
và khi đó các đầu ra của chúng tỷ lệ với các thành phần I t cos  Q t sin  hoặc
 I t  cos  Qt  sin , sau đó tín hiệu được đưa vào các bộ giới hạn. Các bộ giới hạn
lưỡng cực được sử dụng để điều khiển biên độ của tín hiệu 2 kênh với mục đích giữ
vững cân bằng cho 2 nhánh đồng pha và vuông pha. VCO sẽ lấy sai lệch về pha để
bám theo pha tín hiệu vào.
Trên hình 2.14, tín hiệu trung tần QPSK thu được đưa vào khối DDC để
chuyển dịch tín hiệu trung tần IF về tín hiệu băng tần cơ sở (trộn tần xuống với hai
sóng mang vuông pha Cosin_if và Sin_if), đầu ra khối này là tín hiệu I&Q (DDC_I
và DDC_Q). Hai tín hiệu IQ này được đưa vào khối khôi phục sóng mang Costas,
các symbol thu được đưa qua khối DPLL để khôi phục định thời (clk_bit), dữ liệu
sau đó được giải mã visai và biến đổi song song thành nối tiếp để thu được dữ liệu
gốc.

Hình 2.14: Sơ đồ khối giải điều chế QPSK

Các thiết kế mô đun xử lý chính cho DPLL trong giải điều chế QPSK.
2.2.1 Lựa chọn công cụ thiết kế
Trong những năm qua, các công nghệ FPGA, DSP, ARM và máy tính ra đời,
phát triển và đi vào ứng dụng thực tế nhanh chóng. Mỗi loại đều có những ưu và
nhược điểm riêng so với các loại khác như khả năng tái cấu hình, tốc độ xử lý, công
suất tiêu thụ hay các bộ xử lý toán học phức tạp. Đối với FPGA khả năng linh hoạt
trong thay đổi cấu hình, can thiệp sâu vào lớp vật lý và khả năng xử lý song song.
FPGA có ưu điểm vượt trội hơn là nhờ khả năng xử lý song song nên với cùng một
bài toán xử lý thì chỉ cần một IC có tốc độ xung nhịp thấp cũng có thế xử lý các bài

34
toán điều chế trong khi các dòng DSP, ARM cần có tốc độ làm việc cao hơn nhiều
lần. Vì lý do này nên việc chọn linh kiện có tốc độ không cần quá cao cho bài toán
thiết kế, từ đó kiểu chân IC FPGA cũng dễ dàng hơn cho thiết kế mạnh in và phù
hợp với thực tế chế tạo hiện tại ở Việt Nam. Chỉ cần chip FPGA có tốc độ clock 300
Mhz (XC3S500E) là có thể đủ năng lực để thiết kế phần số của máy thu phát với
trung tần lên đến khoảng 60 Mhz và băng thông tương ứng 8 Mhz. Trong khi đó
nếu giải quyết bài toán này bằng DSP thì phải cần bộ xử lý có tốc độ 1 GHz và nếu
dùng ARM hoặc máy tính thì tốc độ chip phải lớn hơn nữa. Một ưu điểm của FPGA
nữa là khả năng can thiệp sâu vào phần cứng. Trong thiết kế các mạch số ở phần thu
chúng ta gặp rất nhiều bài toán thực tế như xử lý loại bỏ nhiễu, quyết định ngưỡng,
chống Jitter, mạch trễ… nếu không can thiệp sâu vào phần cứng thì sự tối ưu của bộ
giải điều chế sẽ giảm đi, từ đó ảnh hưởng đến độ nhạy của máy thu.
Việc lựa chọn phần cứng nào cho việc thực hiện thiết kế còn một phần được
quyết định bởi môi trường phát triển phần mềm hỗ trợ trên nó, từ cách thức lập
trình, ngôn ngữ, thư viện, các hệ thống công cụ hỗ trợ đi kèm. Môi trường phát triển
phần mềm này sẽ cho phép tận dụng được nhiều trí tuệ hơn, không những nâng cao
chất lượng mà còn rút ngắn thời gian đưa sản phẩm ra thị trường. Nó còn là khâu
quyết định nâng cao mở rộng khả năng của máy vô tuyến. Xilinx ISE (Integrated
Software Environment) là một bộ phần mềm thiết kế của Xilinx , cho phép ta thực
hiện các hệ thống nhúng của Xilinx từ khâu thiết kế ban đầu (thông qua VHDL,
Verilog HDL, ABEL hoặc là vẽ Schematic) cho đến khâu cuối cùng là nạp thiết kế
của mình lên FPGA. Xilinx ISE còn hỗ trợ mô phỏng các file HDL để kiểm tra xem
hệ thống có hoạt động đúng như yêu cầu cần thiết kế hay không. Ngoài ra, Xilinx
ISE còn có thể kết hợp với phần mềm ModelSim của hãng Mentor Graphic hoặc
phần mềm System Generator của Xilinx để thực thi những tác vụ mô phỏng viết
bằng ngôn ngữ VHDL. Tóm lại, luận văn sử dụng ngôn ngữ mô tả phần cứng
VHDL và công cụ thiết kế ISE của hãng Xilinx để thiết kế bộ điều chế QPSK và
giải điều chế QPSK trên công nghệ FPGA.

35
2.2.2 Thiết kế NCO
- Chỉ tiêu và các tham số: Yêu cầu bộ dao động tạo ra các mẫu tín hiệu số
chuẩn, gồm 2 tín hiệu hình sin lệch pha nhau 90o:
+ Tần số dao động chuẩn 150 MHz, 24 kHz;
+ Tần số tín hiệu cần tạo ra: 1,8 kHz;
+ Từ điều khiển tần số 32 bit;
+ Kích thước bảng ROM 1024;
+ Độ phân giải tín hiệu đầu ra 16 bit;
+ Với dao động chuẩn 1,8 kHz được cố định về số mẫu và không có điều
khiển.
- Mô phỏng và thiết kế phần mềm:
+ Xây dựng cấu trúc DDS được thiết kế trong FPGA như sau:

Hình 2.15: Cấu trúc DDS cầu phương

+ Kết quả mô phỏng tính bảng Lookup bằng Matlab:

36
 Hình 2.16: Mô phỏng và tính toán bảng Lookup cho DDS bằng Matlab

Hình 2.17: Dạng tín hiệu mô phỏng của dao động chuẩn trên phần mềm System
Generator
+ Các thành phần vào/ra của mô đun phần mềm DDS:

37
 Hình 2.18: Phổ tần số sóng mang 10,24 MHz thu trên máy phân tích phổ

Hình 2.19: Tín hiệu hình sin 1,8 kHz thu được trên máy hiện sóng
- Kết quả: Mã chương trình thiết kế được biên dịch, nạp vào bảng mạch phần
cứng, cấp nguồn và dùng các máy đo (phân tích phổ, hiện sóng) đo tín hiệu đầu ra.
Kết quả được minh họa bằng hình 2.18 và hình 2.19.
- Kết luận:
+ Tín hiệu được tạo ra đảm bảo độ sạch về phổ;
+ Tần số có thể tạo ra tới 75 MHz (với bộ lọc thông thấp 75 MHz tại đầu ra
biến đổi DA);
+ Tín hiệu cầu phương được tạo ra đảm bảo về vuông pha.
2.2.3 Thiết kế mô đun trộn tín hiệu
- Chỉ tiêu và các tham số: Trong điều chế, giải điều chế tín hiệu sử dụng 2 bộ
trộn tín hiệu băng gốc với tần số sóng mang 1,8 kHz; Với yêu cầu đặt ra, chỉ tiêu
thiết kế cho các bộ trộn tín hiệu:
+ Dữ liệu đầu vào bộ trộn là 16 bit không dấu;
+ Clock chuẩn cho bộ trộn là clock lấy mẫu của tín hiệu
- Phần cứng thực hiện: IC FPGA bảng mạch phần cứng đã được thiết kế.

38
 - Mô phỏng và thiết kế phần mềm:
+ Kết quả mô phỏng: Hình 2.20, hình 2.21.

Hình 2.20: Kết quả mô phỏng trên Matlab trộn 2 tín hiệu có dấu

Hình 2.21:Mô phỏng trên System Generator trộn tín hiệu 1 KHz và 1,8 KHz
+ Các thành phần vào/ra của mô đun phần mềm trộn tín hiệu.

39
 - Kết quả thực nghiệm: Mã chương trình thiết kế được biên dịch, nạp vào
bảng mạch phần cứng, cấp nguồn và dùng các máy đo (phân tích phổ, hiện sóng) đo
tín hiệu đầu ra. Sơ đồ và kết quả như sau:

Hình 2.22: Sơ đồ thực hiện kiểm tra bộ trộn tín hiệu

Hình 2.23: Kết quả thực tế khi trộn tín hiệu 1 KHz và 1,8 KHz
- Kết luận:
+ Ưu điểm của việc thực hiện trộn trong FPGA là không sinh ra các hài phụ
và sóng mang bị loại bỏ hoàn toàn.

40
 Hình 2.24: Phổ tín hiệu sau khi trộn tín hiệu 10,24 MHz và 1 KHz
2.2.4 Thiết kế các bộ lọc
2.2.4.1 Thiết kế bộ lọc FIR
- Chỉ tiêu kỹ thuật: Các chỉ tiêu bộ lọc thông thấp 2,4 kHz đặt ra cho thiết kế:
+ Lọc thông thấp;
+ Cửa sổ Hamming;
+ Tần số lấy mẫu 24 kHz;
+ Tần số cắt 2,4 kHz;
+ 250 mắt lọc;
+ 250 hệ số lọc 16 bit;
+ Độ rộng dữ liệu 16 bit;
+ Số kênh 2 (kênh I, Q).
- Phần cứng thực hiện: IC FPGA bảng mạch phần cứng đã được thiết kế
- Mô phỏng và thiết kế phần mềm:
+ Cấu trúc bộ lọc được thiết kế:

41
 Hình 2.25: Cấu trúc được thực hiện của bộ lọc FIR
+ Đặc tuyến phổ đạt được:

Hình 2.26: Đặc tuyến của bộ lọc FIR thông thấp tần số cắt 2.4 KHz
+ Các thành phần vào/ra của mô đun phần mềm lọc FIR:

- Kết quả thực nghiệm: Mã chương trình thiết kế được biên dịch, nạp vào
bảng mạch phần cứng, cấp nguồn và dùng máy phân tích mạng vector đo tín hiệu
đầu ra. Kết quả như sau:

42
 Hình 2.27: Sơ đồ thực hiện kiểm tra bộ lọc FIR

Hình 2.28: Tín hiệu tần số 0,5 KHz quan sát trên máy hiện sóng sau khi qua bộ lọc
thấp tần 2,4 KHz

Hình 2.29: Tín hiệu tần số 2,6 KHz quan sát trên máy hiện sóng sau khi qua bộ lọc
thấp tần 2,4 KHz
- Kết luận:
+ Khi mô tả một bộ lọc FIR trong Verilog, các vector bit được sử dụng cho
việc mô tả các giá trị đầu vào và đầu ra dữ liệu cũng như cho các hệ số lọc;
+ Hàm truyền của bộ lọc thu được bằng một thanh ghi dịch và một vòng lặp
mà trong đó các hệ số bộ lọc được nhân với các giá trị của thanh ghi dịch;

43
 + Để thực hiện lọc dải biên không mong muốn trong điều chế tín hiệu đơn
biên, một bộ lọc FIR thông thấp có tần số cắt 2,4 kHz được thực hiện trong FPGA.
Cấu trúc của bộ lọc gồm 250 mắt lọc, các dữ liệu được xử lý, tính toán là 16 bit có
dấu;
+ Bộ lọc FIR được thiết kế với tần số lấy mẫu tín hiệu thấp, do đó cho phép
dùng chung các tài nguyên của FPGA như bộ nhân, bộ cộng.
2.2.4.2 Thiết kế bộ lọc CIC

Hình 2.30: Mô phỏng đặc tuyến bộ lọc CIC

- Chỉ tiêu kỹ thuật: Tần số lấy mẫu âm tần được chọn là 24 kHz và tần số lấy
mẫu trung tần là 150 MHz, để hệ thống hoạt động đồng bộ cần có sự chuyển đổi từ
tần số lấy mẫu 24 KHz lên tần số 150 MHz (6250 lần) đối với phần phát và chuyển
từ 150 MHz xuống 24 KHz đối với phần thu. Thực hiện quá trình bằng bộ lọc CIC
với các tham số được xác định như sau:
+ Số trạng thái N (số khâu tích phân và số khâu răng lược) = 3;
+ Hệ số thay đổi mẫu R = 6250;
+ Khâu giữ chậm vi phân M = 1;

44
 Hình 2.31: Mô phỏng đáp ứng pha của bộ lọc CIC
- Phần cứng thực hiện: IC FPGA bảng mạch phần cứng đã được thiết kế
- Mô phỏng và thiết kế phần mềm:
+ Đặc tuyến và đáp ứng pha của bộ lọc CIC.
+ Tính toán số bit đầu ra của bộ lọc CIC:

CIC tăng mẫu: B max  log 2
 RM  N  B    log 6250 3  16   42
  2 
 R   6250 

CIC giảm mẫu: Bmax  N log2 RM  B  3log2 6250 16  54

+ Các thành phần vào/ra của mô đun phần mềm lọc CIC:

- Kết quả thực nghiệm: Mã chương trình thiết kế được biên dịch, nạp vào
bảng mạch phần cứng, cấp nguồn và dùng các máy hiện sóng đo tín hiệu đầu ra. Sơ
đồ và kết quả như sau:

Hình 2.32: Sơ đồ thực hiện kiểm tra bộ lọc CIC

45
 Hình 2.33: Tín hiệu trước và sau khi qua bộ lọc CIC tăng mẫu

Hình 2.34: Tín hiệu trước và sau khi qua bộ lọc CIC giảm mẫu
- Nhận xét:
+ Đặc tuyến chọn lọc thấp tần của CIC cao;
+ Hệ số khuếch đại lớn;
+ Không gây méo dạng tín hiệu;
+ Đáp ứng pha của bộ lọc tuyến tính.
2.3 Kết luận chương 2
Chương 2 của luận văn đã trình bày chi tiết thiết kế các mô đun xử lý tín hiệu
số. Quá trình thiết kế có mô phỏng tính toán và điều chỉnh các tham số. Sau khi mô
phỏng tính toán, từng mô đun được thiết kế trên FPGA với ngôn ngữ mô tả phần
cứng Verilog. Kết quả thiết kế được nạp vào bo mạch phần cứng và kiểm tra trên
máy đo như máy hiện sóng, máy phân tích phổ. Từng mô đun sau đó được dùng cho
thiết kế bộ DPLL cho phần giải điều chế QPSK. Cụ thể nội dung và kết quả thiết kế
được trình bày trong chương 3.

46
 Chương 3: KẾT QUẢ THIẾT KẾ
3.1 Kết quả tổng hợp thiết kế phần mềm
Thiết kế bộ DPLL dùng trong vòng lặp Costas giải điều chế QPSK được thiết
kế bằng ngôn ngữ mô tả phần cứng Verilog và biên dịch trên phần mềm ISE 14.6
cho chip XC3S400/XC3S500E của Xilinx.

Hình 3.1: Biên dịch và nạp chương trình trên phần mềm ISE

Các khối chức năng được thiết kế chính bao gồm: khối điều chế QPSK
(qpsk_tx.v), các mô dun cho giải điều chế QPSK (dds.v, mixer_rx.v,
cic_decimate.v, lpf_rx.v...).

47
 Hình 3.2: Các mô đun phần mềm được tổng hợp
Kết quả tài nguyên sử dụng thiết kế được cho trong hình 3.3. Số Silce Flip
Flops là 3304, 4139 LUT, 2715 Slice, 4 RAM, 8 bộ nhân MULT 18x18...

Hình 3.3: Tài nguyên FPGA được sử dụng sau khi tổng hợp
Chương trình sau khi tổng hợp được nạp xuống chip FPGA, đo đạc kiểm tra
kết quả thiết kế.

48
 Hình 3.4: Đo đạc kiểm tra kết quả thiết kế
3.2 Các kết quả đo đạc kiểm tra trên bo mạch phần cứng
3.2.1 Tín hiệu điều chế QPSK
Tín hiệu điều chế QPSK được sử dụng đưa tới bộ giải điều chế để đánh giá
kết quả thiết kế bộ khóa pha số trong sơ đồ giải điều chế tín hiệu. Kết quả đo trên
máy hiện sóng được cho trong hình dưới.

Hình 3.5: Tín hiệu QPSK

49
3.2.2 Giải điều chế QPSK

Hình 3.6: Sơ đồ khối bộ giải điều chế QPSK bên trong FPGA

Hình 3.7: Sơ đồ khối chuyển dịch tần số về băng tần gốc DDC
Tín hiệu trung tần QPSK được lấy mẫu tại tần số lấy mẫu là Clks = 150 MHz
bởi IC chuyển đổi tín hiệu tương tự thành tín hiệu số 10 bit, tín hiệu số 10 bit được
nhân với hai sóng mang vuông góc 12 bit Cosin và Sin do DDS tạo ra, đầu ra hai bộ
nhân là 24 bit (12 + 10), tuy nhiên ta chỉ lấy 16 bit cao để đưa vào bộ lọc CIC. Bộ
lọc CIC có đặc tính của bộ lọc thông thấp và chức năng chính của nó là giảm tốc độ
mẫu tín hiệu xuống 8 lần. Dữ liệu được đưa đến khối khôi phục sóng mang và khối
khôi phục định thời để khôi phục chuỗi bit dữ liệu đã phát đi.

Hình 3.8: Mô phỏng khối DDC

50
 Khối khôi phục sóng mang (Costas Loop):

Hình 3.9: Bộ lọc vòng khôi phục sóng mang

Hình 3.10: Kết quả mô phỏng khôi phục sóng mang

Hình 3.10 minh họa quá trình khóa pha của mạch vòng khóa pha Costas, lúc
đầu sóng mang phần thu có pha không ổn định và tần số lớn hơn sóng mang phần
phát, sau đó mạch Costas đã khóa pha sóng mang thu tại trường hợp sai lệch về pha
là 0 như trên phần lý thuyết đã nghiên cứu. Các hình vẽ sau minh họa dữ liệu thu
khi sóng mang chưa được khôi phục và khi sóng mang đã được khôi phục.

Hình 3.11: Mô phỏng sóng mang và Symbol chưa được khôi phục

51
 Hình 3.12: Mô phỏng sóng mang và dữ liệu đã được khôi phục
Từ hai hình vẽ trên ta thấy rằng, dữ liệu khi đã được khôi phục có dạng
giống dạng dữ liệu phần phát.
3.2.3 Kết quả thiết kế bộ khôi phục dữ liệu và định thời
Khối DPLL có chức năng khôi phục clock từ dữ liệu, nó khôi phục lại clock
sao cho sườn dương của clock chốt vào đúng giữa dữ liệu. Chất lượng dữ liệu thu
về được đánh giá qua mẫu mắt của nó, mẫu mắt được tạo ra bằng cách lấy mẫu giá
trị trên miền thời gian của tín hiệu băng gốc (sau lọc thu băng gốc, trước lấy mẫu
quyết định bit truyền là 1 hay 0) và chồng các khung (có độ dài là một số symbol
nhất định) lên nhau. Ví dụ: Nếu lấy mẫu tín hiệu tại tốc độc 10 mẫu /giây và muốn
xem một khung có độ dài 2 symbol thì chúng ra sẽ cắt tín hiệu mỗi 20 mẫu 1 khung
và chồng lặp các khung đó lên nhau theo thời gian. Các tín hiệu chồng lặp lên nhau
đó sẽ mang nhiều thông tin và được gọi là biểu đồ mắt. Nó rất quan trọng trong việc
xác định điểm lấy mẫu tối ưu, là điểm mà ít nhạy cảm với nhiễu, tạp âm, rung pha
nhất và có độ quyết định an toàn là cao nhất.

Hình 3.13: Biểu đồ mắt tín hiệu QPSK

52
 Với biểu mắt tín hiệu QPSK trên ta thấy mắt mở nhất tại đỉnh của tín hiệu và
vì vậy đây chính là điểm lấy mẫu tín hiệu tốt nhất. Vì thế khối lấy mẫu được thiết kế
để lấy mẫu tại đỉnh của tín hiệu băng gốc. Ta thấy rằng, dữ liệu sau vòng khóa pha
Costas sẽ có Jitter, do vậy nếu Clock mà chốt dữ liệu tại vùng hay sảy ra Jitter thì
các bit sẽ bị quyết định sai. Do vậy trường hợp lý tưởng nhất là tín hiệu clk sẽ chốt
dữ liệu tại chính giữa dữ liệu, lỗi sẽ sảy ra khi độ Jitter của clk lớn hơn 0.5 chu kỳ
bit.

Hình 3.14: Quá trình khôi phục dữ liệu và định thời

Kỹ thuật hay dùng hiện nay trong thiết kế một bộ DPLL là dùng giải pháp
Oversampling, nghĩa là ta dùng nhiều clk với pha khác nhau (hay nói cách khác là
sử dụng một clk có tần số rất cao) để lấy mẫu dữ liệu, trên cơ sở đó phát hiện sườn
của dữ liệu và quyết định xem clk nào có pha sao cho sườn chốt vào khoảng chính
giữa dữ liệu. Từ sơ đồ khối bộ giải điều chế QPSK, tín hiệu trên cả hai nhánh I và Q
đều được đưa tới bộ lọc Matched Filter (MF) và lấy mẫu lại với tốc độ symbol. Bộ
lọc phối hợp đơn giản là một bộ lọc FIR với đáp ứng xung được phối hợp với xung
đã được phát đi.
- Nếu ta xem xét sóng hình vuông thể hiện trên hình 3.15 là tín hiệu đồng
pha (vuông pha) đã được khôi phục (tức là ta đã phát đi chuỗi dữ liệu [+1, − 1, +1,
− 1, . . . ]) và sau đó lấy mẫu tại bất kỳ điểm nào (khác các thời điểm chuyển
symbol) thì đều cho kết quả đúng.

53
 Hình 3.15: Tín hiệu đã được khôi phục không có nhiễu

Hình 3.16: Tín hiệu đã được khôi phục có nhiễu

- Tuy nhiên trong trường hợp có nhiễu thì dạng sóng thu được có thể quan
sát được như hình 3.16. Trong trường hợp này, việc lấy mẫu tại bất kỳ thời điểm
nào khác với thời điểm chuyển đổi các symbol không đảm bảo được rằng sự quyết
định tín hiệu nào đã được phát đi là đúng như trường hợp không có nhiễu ở trên.
Bằng việc tính trung bình trong từng khoảng chu kỳ của một symbol chúng ta có thể
đưa ra được sự đánh giá đúng hơn về bit dữ liệu nào đã được phát đi. Vì vậy bộ lọc
Matched filter tốt nhất ở đây là một bộ lọc trung bình (Median Filter).

Hình 3.17: Đầu ra bộ lọc trung bình của tín hiệu không có nhiễu

54
 Hình 3.18: Đầu ra bộ lọc trung bình của tín hiệu có nhiễu
Chú ý rằng cả hai trường hợp đầu ra của bộ lọc phối hợp có các đỉnh mà tại
đó bộ lọc phối hợp lấy chính xác symbol và đỉnh dương cho biết +1 đã được phát,
tương tự đỉnh âm cho biết -1 được phát. Mặc dù ở đây vẫn nhiễu như trong hình
3.18 tuy nhiên các đỉnh này rất dễ xác định được và đưa ra sự đánh giá về dữ liệu
(+1, -1) chính xác hơn nhiều so với việc lấy mẫu tín hiệu mà không cho qua lọc
trung bình.
Để khôi phục định thời để chốt dữ liệu, ta ứng dụng giải pháp Oversampling,
nghĩa là dùng một clk cao hơn nhiều lần (ít nhất là 16 lần và càng cao càng tốt) tốc
độ dữ liệu cần khôi phục để lấy mẫu dữ liệu đầu vào và xử lý. Về cơ bản, dựa theo
nguyên lý vòng khóa pha PLL.

Hình 3.19: Khôi phục định thời DPLL

55
 Bit cao nhất của symbol sau khi được lọc phối hợp được đưa vào đầu vào
Datain của mạch khôi phục định thời DPLL. Bộ tách sóng pha sẽ phát hiện tín hiệu
sớm hay muộn so với pha của bộ dao động DCO (Digital Controlled Oxilator –
Nguyên lý tương tự như NCO), thông tin về pha sẽ điều khiển tăng hay giảm tần số
của DCO. Khi mạch vòng DPLL đã khóa pha thì bit cao nhất của DCO sẽ được lấy
ra để chốt dữ liệu. Bộ tách sóng pha Alexander (Alexander Phase Detector) thường
được sử dụng trong việc khôi phục định thời và dữ liệu từ chuỗi bit nối tiếp bởi vì
nguyên lý đơn giản và việc thực thi trên FPGA đơn giản. Sơ đồ khối như hình 3.19.
Kết quả X và Y cho phép điều chỉnh tăng hay giảm tần số DCO, X và Y
được đưa qua bộ lọc thông thấp để loại bỏ nhiễu. Trong phần này, bộ lọc đơn giản
là việc có bao nhiêu sự kiện X hoặc Y để quyết định điều chỉnh DCO. Trong luận
văn này, do tín hiệu là lý tưởng không chịu tác động của môi trường truyền sóng
nên bộ lọc được thiết kế khi có hai sự kiện liên tiếp giống nhau của X hoặc Y thì
cho phép điều chỉnh DCO. Điều khiển DCO đơn giản là tăng hay giảm bộ đếm để
tạo ra tần số tăng hay giảm, tương tự phần tích lũy pha của bộ dao động NCO

Hình 3.20: Sơ đồ nguyên lý làm việc bộ tách sóng pha

Hình 3.21: Mô phỏng khối khôi phục định thời

56
 Hình trên ta thấy rằng, dữ liệu thu được từ symbol thu bằng khối Slicer.
Clock khôi phục được có sườn dương chốt vào chính giữa dữ liệu.
3.2.4 Kết quả thiết kế kiểm tra trên bo mạch

Hình 3.22: Dạng sóng tín hiệu đã điều chế QPSK

Sau khi tính toán, mô phỏng và thiết kế các mô đun chức năng chính của xử
lý tín hiệu số cho DPLL như các bộ tạo dao động chuẩn, các bộ trộn tín hiệu, các bộ
lọc số... Thiết kế của từng mô đun được đo đạc kiểm tra trên các máy đo như máy
hiện sóng, máy phân tích phổ... Chương trình điều chế, giải điều chế tín hiệu số
QPSK được ghép nối bởi các mô đun chức năng. Theo mô hình sau:

Hình 3.23: Mô hình kiểm tra thiết kế bộ điều chế/giải điều chế QPSK
Chuỗi dữ liệu nối tiếp tốc độ 2400 bps được tạo bên trong FPGA sau đó đưa
tới điều chế QPSK với sóng mang 10 MHz. Tín hiệu sau điều chế được biến đổi
DAC 14 bit song song với tốc độ 150 Msps. Tín hiệu sau khi DAC có mức công
suất xấp xỉ 0 dBm và được đưa ra anten phát. Tại bo mạch thu, tín hiệu thu được từ
ăng ten được biến đổi số hóa với ADC dải động rộng 14 bit tốc độ lấy mẫu 250
Msps. Hình ảnh thực hiện kiểm tra cho trong hình 3.24 và 3.25. Với ADC dải rộng
cho phép số hóa với mức tín hiệu nhỏ nên ở cự ly gần không cần khuếch đại tín hiệu
từ đầu vào ăng ten. Tín hiệu sau khi số hóa được đưa vào giải điều chế tín hiệu bên

57
trong FPGA. Quá trình giải điều chế tín hiệu FPGA sẽ thực hiện đồng bộ sóng
mang dựa theo vòng khóa pha DPLL và thực hiện đồng bộ về thời gian. Dữ liệu sau
giải điều chế được đưa ra chân FPGA để kiểm tra. Tín hiệu sau quá trình đồng bộ
sóng mang bởi DPLL cũng được đưa ra biến đổi DAC để kiểm tra. Kết quả kiểm tra
được cho trong hình 3.26.

Hình 3.24: Phổ và tín hiệu điều chế QPSK

Hình 3.25: Thử nghiệm thu-phát giữa 2 thiết bị

Tín hiệu giải điều chế QPSK sau khi đồng bộ:

Hình 3.26: Kết quả đồng bộ với vòng khóa pha DPLL

58
3.3 Kết luận chương 3
Mục đích thiết kế bộ điều chế và giải điều chế QPSK số dùng trong các thiết
bị thông tin vô tuyến để đánh giá khả năng đồng bộ của vòng khóa pha số DPLL.
Chương 3 đã tập trung thiết kế và triển khai bộ điều chế - giải điều chế thực hiện
bằng phần mềm Verilog trên chip FPGA XC3S500E của Xilinx để thực hiện mềm
hóa bộ điều chế số QPSK. Mô phỏng kết quả, thiết kế phần cứng FPGA để thử
nghiệm. Nghiên cứu ứng dụng các thuật toán xử lý tín hiệu số hiện đại như kỹ thuật
xử lý đa tốc độ, kỹ thuật tổng hợp tần số trực tiếp, trên cơ sở đó thiết kế bộ điều chế
và giải điều chế QPSK trên FPGA. Chương 3 đã hoàn thành được các mục tiêu và
nội dung chủ yếu, đã nghiên cứu phân tích kỹ thuật DPLL cho sơ đồ giải điều chế
tín hiệu QPSK, làm chủ một số kỹ thuật như kỹ thuật lập trình FPGA như lập trình
thiết kế bộ tổ hợp tần số trực tiếp DDS, thiết kế các bộ lọc số FIR, CIC, lọc vòng,
thiết kế các bộ trộn tín hiệu, kỹ thuật thiết kế sử dụng ADC, DAC dải rộng tốc độ
cao. Kết quả thiết kế được kiểm tra bằng thực nghiệm. Tuy nhiên do thời gian và
điều kiện thiết kế hạn chế, để kết quả thiết kế có điều kiện hoàn thiện và đưa vào
ứng dụng thực tiễn cần kiểm tra điều chỉnh lại các tham số, tối ưu lại thiết kế và bổ
sung một số khối chức năng quan trọng của vô tuyến số hiện nay như mã hóa phát
hiện sửa lỗi, AGC số dải rộng...

59
 KẾT LUẬN VÀ HƯỚNG NGHIÊN CỨU TIẾP THEO
Thiết kế được dựa trên các mô hình hệ thống vô tuyến có cấu hình mềm.
Nhiều thiết bị hiện nay đã chứng minh khả năng thực tế của mô hình này: Thiết bị
thu phát SunSDR2, thu giám sát dải tần HF Perseus...
Sản phẩm hoàn thiện sẽ mở ra hướng thiết kế, chế tạo triển khai và sử dụng,
ứng dụng trong nhiều lĩnh vực khác nhau của hệ thống thông tin vô tuyến trong
quân sự:
- Tạo được hệ thống máy vô tuyến với nhiều chức năng khác nhau: Nhiều
dạng điều chế, nhiều băng tần, nhiều dịch vụ như truyền thoại, truyền dữ liệu, nhảy
tần, tự động xác lập đường truyền ALE...
- Hiện nay, trang bị vô tuyến quân sự thường chỉ được sử dụng trong dải tần
sóng ngắn hoặc sóng cực ngắn. Kết quả thiết kế sẽ mở ra hướng mới trong việc tạo
ra thiết bị vô tuyến làm việc trong toàn dải tần sóng ngắn và sóng cực ngắn. Từ đó
tăng tính linh hoạt trong sử dụng hệ thống thông tin vô tuyến quân sự.

60
 TÀI LIỆU THAM KHẢO
[1] Song, Wen-miao, “Design and implement of QPSK modem based on
FPGA”, Computer Science and Information Technology (ICCSIT), 2010 3rd IEEE
International Conference on, July 2010, Page(s): 599 – 601.
[2] Rodriguez, Anton S, “Model-based software-defined radio (SDR)
design using FPGA”, Electro/Information Technology (EIT), 2011 IEEE
International Conference on May 2011, Page(s): 1 – 6.
[3] Majid Manteghi, Chair, William A. Davis, Patrick R. Schaumont,
Volodymyr S. Podosinov, “A Hybrid DSP and FPGA System for Software Defined
Radio Applications”, 7th April 2011.
[4] Popescu, S. O, “QPSK Modulator on FPGA, Intelligent Systems and
Informatics (SISY)”, 2011 IEEE 9th International Symposium on Sept. 2011,
Page(s): 359 – 364.
[5] Sharma,Anita, “Digital frequency (sinusoidal) synthesizer using
CORDIC algorithm, Communication Software and Networks (ICCSN)”, 2011 IEEE
3rd International Conference on May 2011, Page(s): 521 – 524.
[6] Yi-Jiang Cao, “A ROM-less direct digital frequency synthesizer based
on a scaling-free CORDIC algorithm, Strategic Technology (IFOST)”, 2011 6th
International Forum on Aug. 2011, Page(s): 1186 – 1189.
[7] Neji, Nihel, “Architecture and FPGA implementation of the CORDIC
algorithm for fingerprints recognition systems”, Systems, Signals and Devices
(SSD), 2011 8th International Multi-Conference on March 2011, Page(s): 1 – 5.
[8] Haller, István, “High-speed clock recovery for low-cost FPGAs”,
Design, Automation & Test in Europe Conference & Exhibition (DATE), 2010,
March 2010, Page(s): 610 – 613.

61