CMOS ΣΔ分数频率综合器的若干关键技术研究黄水龙

CMOS ΣΔ 分数频率综合器的若干
关键技术研究
(申请清华大学工学博士学位论文)
培养单位：电子工程系
学科：电子科学与技术
研究生：黄水龙
指导教师：王志华教授
二○○七年四月
Study on Several Critical Techniques of
CMOS ΣΔ Fractional-n Frequency
Synthesizer
Dissertation Submitted to
Tsinghua University
in partial fulfillment of the requirement
for the degree of
Doctor of Engineering
by
Huang Shuilong
(Electronics Science and Technology)
Dissertation Supervisor : Professor Wang Zhihua
April, 2007
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括：
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本人保证遵守上述规定。
（保密的论文在解密后遵守此规定）
作者签名：导师签名：
日期：日期：
I
摘要
频率综合器是射频前端电路中的关键模块之一，在设计中面临着小面积，
高性能和低功耗的挑战。本论文研究针对无线射频应用的 ΣΔ 分数频率综合器，
完成了以下工作：
从系统级角度分析了大量的设计问题，这有助于正确地选择合适的电路模
块和环路参数，合理地分配各个模块的非线性指标。
提出一套包括模块电路非线性的锁相环电压域 verilogA/verilog 模型。这种
方式使得设计者能控制和评估各个噪声源的影响，预测闭环的锁相环分数频率
综合器的静态和动态特性，有助于提高仿真速度和在设计的早期阶段深入了解
电路特性并优化。仿真和测量结果验证了这些行为级模型的有效性和灵活性。
设计和实现了一个基于个人移动通信系统（PHS）应用的自适应，自调谐的
分数锁相环频率综合器。压控振荡器采用数模混合技术实现，从而在一个小的
增益下获得一个大的频率调谐范围。自适应环路用来实现环路的自动调整，有
助于提高频谱纯度和减少建立时间。吞脉冲分频器仅需要一个可编程计数器。
测试结果表明：频率调谐范围>600MHz、相位噪声<-119dBc/Hz@1MHz、杂散
<-70dBc、建立时间<100μs、功耗<34mW、面积<1.7mm×1.5mm。
提出一种基于 IEEE 802.11a/b/g WLAN 应用的自调谐锁相环结构，它能单独
实现锁相环的功能，也能作为锁相环频率锁定的辅助电路。为了使环路迅速收
敛到正确的控制字，它引入了自适应控制。测试结果表明它有一个
2.5GHz-4.1GHz 频率调谐范围、建立时间<500μs、相位噪声<-115dBc/Hz@1MHz、
杂散<-90dBc、功耗<36mW、面积<1.7mm×1.5mm。
提出一种基于电荷平均原理的杂散减少技术，它使杂散信号降低 30dBc，适
合应用在高性能锁相环设计中。
提出一种可变延时缓存器的相位校正结构，这种结构是数字可控的，对温
II
度，工艺变化不敏感。仿真和测试结果表明该方案能正确地工作，可变延时缓
存器在 L 波段消耗的电流小于 10mA，正交相移范围<10o。
关键词：分数频率综合器；锁相环；相位噪声；杂散
III
Abstract
Frequency synthesizer is a key block in the wireless transceiver. There

exist challenges like small layout area, high performance and low power
dissipation in the design. In this dissertation, the design and analysis of ΣΔ
fractional-n frequency synthesizer for RF applications is conducted, and the
principal contributions of this dissertation are described in the following.
The dissertation presents a number of system issues and design
considerations/tradeoffs that are involved in the design of such a frequency
synthesizer from the system point of view. These considerations help to properly
select loop parameters and key building blocks, and specify noise and nonlinearity of
components used in a ΣΔ fractional-n frequency synthesizer.
A set of behavioral voltage-domain verilogA/verilog models allowing a
systematic design of ΣΔ fractional-n frequency synthesizer is presented in the
dissertation. The approach allows the designer to predict the dynamic or stable
characteristic of the closed loop by including nonlinear effects of building blocks in
the models. So it helps to a speed-up over transistor simulation and a grasp of the
fundamentals at the early stage of the design and optimization design at the system
level. Simulation and measured results show that behavioral modeling is effective and
flexible.
A self-adaptive, self-tuning fractional-n PLL based frequency synthesizer is
proposed in the dissertation. A combined tuning technique of digital tuning and
analog tuning is introduced to effectively enlarge the frequency tuning range in a low
gain of VCO. The self-adaptive loop is used to realize automatic adjustment of the
loop bandwidth, which can reduce the settling time and improve the spectral purity.
Only a programmable counter is needed for the swallow pulse divider. The proposed
architecture is implemented in a Personal Handy-phone System (PHS) transceiver,
and measured results show that the synthesizer has a <-119dBc/Hz@1MHz phase
noise, a <-70dBc spur and a <100μs settling time. The chip consumes 34mW at 1.8V
IV
and occupies 1.5mm×1.7mm.
The ΣΔ fractional-n frequency synthesizer with adaptive digital tuning
techniques is deeply discussed in the dissertation. The proposed one can be
independently used as a PLL, and it can also be used as a frequency-lock aid for the
conventional PLL. An adaptive control is for fast convergence to a proper control
word. The proposed architecture is implemented in an IEEE 802.11a/b/g WLAN
transceiver, and measured results show that the synthesizer has a
<-115dBc/Hz@1MHz phase noise, a <-90dBc spur, a 2.5GHz-4.1GHz frequency
tuning range and a <500μs settling time. The chip consumes 36mW at 1.8V and
occupies 1.5mm×1.7mm.
A spur reduction technique based on charge-averaging principle is presented in
the dissertation. The proposed technique can reduce the spurious tones over 30dBc, so
it can easily be implemented in the high performance PLL.
A new phase self-calibrated scheme for variable delay buffer (VDB) is proposed
in the dissertation. The digitally controlled phase calibration removes the
disadvantage of conventional analog calibration circuit whose performance is
sensitive to process and temperature variations and aging. It is shown that the
proposed scheme works properly, and the VDBs consume a 10mA current at L
frequency band, and have a <10o quadrature phase shift range.
Key words: Fractional-n frequency synthesizer; Phase-locked loop; Phase

noise; Spur
V
目录
第1章引言 ........................................................................................... 1
1.1 论文的研究背景 .......................................................................... 1
1.2 频率综合器的定义和分类 ............................................................ 1
1.3 收发信机中的频率综合器 ............................................................ 2
1.4 论文的主要贡献 ............................................................................ 3
1.5 论文各部分的主要内容 ................................................................ 4
第 2 章 ΣΔ 分数锁相环频率综合器的系统级设计和考虑 .................. 5
2.1 分数锁相环频率综合器的结构选择............................................ 5
2.2 ΣΔ分数锁相环频率综合器的基本原理.................................... 6
2.3 环路参数选择 ................................................................................ 7
2.4 模块电路选择 ................................................................................ 9
2.4.1 ΣΔ调制器 ......................................................................... 9
2.4.2 鉴相鉴频器 .......................................................................... 10
2.4.3 电荷泵 .................................................................................. 10
2.4.4 预分频器和环路滤波器...................................................... 12
2.4.5 VCO...................................................................................... 13
2.5 性能参数考虑 .............................................................................. 14
IV
2.5.1 杂散 ...................................................................................... 14
2.5.2 量化噪声 .............................................................................. 14
2.5.3 带内相位噪声 ...................................................................... 15
2.5.4 带外相位噪声 ...................................................................... 16
2.5.5 精度和分辨率 ...................................................................... 16
2.6 小结 .............................................................................................. 17
第 3 章 ΣΔ分数锁相环频率综合器的行为级建模和仿真.............. 18
3.1 抖动和杂散 .................................................................................. 19
3.2 混合仿真流程和策略 .................................................................. 20
3.3 基于 VERIOGA/VERILOG 的电路模型设计 .................................. 22
3.3.1 OSC 模型 ............................................................................. 22
3.3.2 鉴相鉴频器模型 .................................................................. 23
3.3.3 电荷泵模型 .......................................................................... 24
3.3.4 VCO/分频器模型 ................................................................ 25
3.3.5 ΣΔ调制器和倍频器模型.................................................. 27
3.4 仿真和测试结果 .......................................................................... 29
3.5 小结 .............................................................................................. 32
第 4 章一个基于 PHS 应用的分数频率综合器设计和实现............. 33
4.1 系统结构 ...................................................................................... 33
V
4.2 VCO.............................................................................................. 34
4.3 分频器 .......................................................................................... 36
4.3.1 系统结构 .............................................................................. 36
4.3.2 9/8 预分频器 ........................................................................ 37
4.3.3 /B 计数器 ............................................................................. 38
4.3.4 三线接口 .............................................................................. 38
4.3.5 输入缓存器和输出驱动器.................................................. 39
4.4 电荷泵 .......................................................................................... 39
4.5 鉴相鉴频器 .................................................................................. 42
4.6 自调谐电路 .................................................................................. 43
4.7 带隙基准 ...................................................................................... 45
4.8 环路滤波器 .................................................................................. 46
4.9 测试结果 ...................................................................................... 47
4.9.1 版图和测试板 ...................................................................... 47
4.9.2 VCO 测试结果..................................................................... 49
4.9.3 分频器测试结果 .................................................................. 51
4.9.4 整体测试结果 ...................................................................... 53
4.10 小结 ............................................................................................ 58
第 5 章一个应用于 IEEE 802.11A/B/G WLAN 的分数频率综合器 59
5.1 自调谐的基本问题 ...................................................................... 59
VI
5.1.1 自调谐的定义 ...................................................................... 59
5.1.2 自调谐的必要性 .................................................................. 60
5.1.3 常用频段选择技术 .............................................................. 61
5.1.4 传统的自调谐电路 .............................................................. 62
5.2 建议的系统结构 .......................................................................... 63
5.2.1 基本结构 .............................................................................. 63
5.2.2 频率锁定辅助结构 .............................................................. 64
5.3 线性模型 ...................................................................................... 65
5.4 电路模块 ...................................................................................... 66
5.4.1 VCO...................................................................................... 66
5.4.2 预分频器 .............................................................................. 67
5.4.3 数字鉴相鉴频器 .................................................................. 68
5.4.4 数模转换器 .......................................................................... 69
5.4.5 ΣΔ 调制器 ............................................................................ 69
5.5 测试结果 ...................................................................................... 74
5.5.1 版图和测试板 ...................................................................... 74
5.5.2 VCO 测试结果..................................................................... 75
5.5.3 预分频器测试结果 .............................................................. 76
5.5.4 整体测试结果 ...................................................................... 77
5.6 小结 .............................................................................................. 79
VII
第 6 章杂散减少技术和 BUFFER 相位校正方案 ............................. 80
6.1 杂散减少技术 .............................................................................. 80
6.1.1 基本原理 .............................................................................. 80
6.1.2 传统方案 .............................................................................. 81
6.1.3 改进方案 .............................................................................. 82
6.1.4 仿真验证 .............................................................................. 84
6.2 BUFFER 相位校正方案................................................................. 86
6.2.1 系统结构 .............................................................................. 86
6.2.2 QPD ...................................................................................... 87
6.2.3 控制器 .................................................................................. 88
6.2.4 VDB...................................................................................... 89
6.2.5 仿真结果 .............................................................................. 90
6.2.6 部分版图和测试结果 .......................................................... 91
6.3 小结 .............................................................................................. 93
第 7 章结论 .......................................................................................... 94
参考文献 ................................................................................................. 96
致谢 .................................................................................................... 103
个人简历和在学期间发表的学术论文 ............................................... 104
VIII
主要符号对照表
VCO 压控振荡器(voltage controlled oscillator)
PLL 锁相环(phase-locked loop)
PFD 鉴相鉴频器(phase-frequency detector)
OSC 振荡器(oscillator)
CML 动态模逻辑(current mode logic)
DFF 动态触发器(dynamic flip-flop)
QPD 正交鉴相器(quadrature phase detector)
VDB 可变延时缓存器(variable delay buffer)
PHS 个人移动通信系统(personal handy-phone system)
WLAN 无线局域网(wireless local area network)
IC 集成电路(integrated circuit)
RF 射频(radio frequency)
DAC 数模转换器(digital-analog converter)
TSPC 真值单相时钟(true single phase clock)
FCW 频率控制字(frequency control word)
IX
第1章引言
1.1 论文的研究背景
无线个人通信正经历爆炸性的增长，已成为信息产业中最为“耀眼”的亮
点，并成为推动社会经济发展的强劲动力，这主要归因于不断出现的应用和不
断下降的价格。无线通信系统（比如 PHS 和 IEEE 802.11a/b/g WLAN）的技术发
展正对收发信机前端电路提出的了高的工作频率、低电压、低功耗和高集成度
的设计要求。由于数字处理部分的面积通常占到芯片面积的 75%以上，集成度及
功耗等指标的要求使得不可能以 CMOS 以外的其它工艺实现，所以只有实现
CMOS 集成射频前端，才能满足这些设计要求。幸运的是，近些年来，全世界
数以万亿美元的设备和科技投入，使得 CMOS 工艺向 0.18 μm 以下快速发展，
且 CMOS 的频率特性和噪声特性也逐渐得到提高，因而 CMOS 射频电路成为未
来的发展趋势。射频频率综合器是射频前端最关键模块之一，它的性能好坏影
响了整个射频前端电路的性能，因而对 CMOS 频率综合器的关键技术进行研究
具有十分重要的意义。
1.2 频率综合器的定义和分类
频率综合器是一种能从一个或多个频率源产生一个或多个频率的元件，如
图1.1。它广泛应用于无线通信中的频率变换、收信机中的时钟和数据恢复、通
信系统中的调制解调以及数字和混合信号IC中的时钟产生和同步等。
fin1 fout1
fin2 fout2
频率综合器
finn foutn
图 1.1 频率综合器的定义
频率综合器的分类及其优缺点如表 1.1。锁相环频率综合器因为结构简单，
输出频率成分的频谱纯度高，而且易于得到大量的离散频率，目前已成为频率
1
合成技术中的主要结构形式。
表 1.1 频率综合器的分类及优缺点
频率综合器类型优点缺点
直接数字频率合成器分辨率高，切换速度快功耗大，杂散大
锁相环频率综合器小面积，低功耗环路稳定性差，频率捕获困难
锁相环频率综合器是一种相位负反馈系统，依据分频器类型可把锁相环频
率综合器大致分为两大类型[1]：整数型和分数型（包括双模分数型，多模分数型
和多相分数型），如图 1.2。
整数型频率综合器的参考频率等于信道带宽，限制了环路带宽，不能抑制
大于 1/10 环路带宽的压控振荡器（VCO）相位噪声，难以同时实现好的噪声性
能和信道快速切换。而分数型频率综合器能同时实现这两个目标，且能实现更
高的频率分辨率和更好的带内噪声性能。对分数型而言，由于大的相位跳动，
当分频比接近整数时，分数杂散出现；另外，分数型对环路模块的线性度敏感，
容易导致噪声折叠问题。
双模分数型只有有限的稳定分数频率输出范围。多模分数型不存在这个问
题，但是更易引起基底噪声，电源耦合问题，且对环路模块的线性度要求更苛
刻。多相分数型把 ΣΔ 调制器技术和相位插补技术结合起来，相对双模分数型或
多模分数型而言，它的分频器输出具有更小的相位跳动，因而具有更小的相位
噪声性能，然而多相分数型可能存在毛刺问题，功耗也相对较大。
Ref Ref 环路滤压控振 Out

环路滤压控振 Out
波器荡器波器荡器
分频器
分频器 Input
Input 控制器
(a) 整数型 (b) 分数型

图 1.2 锁相环频率综合器结构分类
1.3 收发信机中的频率综合器
图 1.3 显示了一个应用于 PHS 或 IEEE 802.11a/b/g WLAN 的收发信机的典
2
型框图，频率综合器的任务是产生频率变换的本振信号。在接收链路，它和接
收到的射频信号频谱混频，将频谱下变换到基带信号。在发送链路，它和被调
制的基带信号混频，并将其频谱上变换到射频信号。在这两种情况下，输出的
频谱都是频率综合器输出的信号和接收信号频谱或者基带调制信号频谱卷积的
结果，如式（1-1）：
Sz = Sx ⊗ S y （1-1）
这里 Sx 为接收到的信号或者基带调制信号，Sy 为频率综合器输出信号，Sz 为输
出的频谱。
Sz(f)
Sx(f)
f
f
Rx_out
收信机
Rx
Sy(f)
带通滤波器频率综合器 f
fLO
Tx
Tx_in
Sx(f) 发信机
Sz(f)
f f
图 1.3 收发信机中的频率综合器
1.4 论文的主要贡献
本论文的主要贡献有：
1）提出了一套锁相环电压域 veilogA/verilog 模型，使得能在系统级层次
对 ΣΔ 分数频率综合器建模。
这种方式能预测闭环的动态和静态特性，
加速晶体管级电路仿真，有助于在设计的早期阶段在系统级层次对电
路模块进行设计和优化。
2）设计和实现了一个自适应，自调谐的分数/整数频率综合器。压控振
荡器采用模数混合调谐技术实现；自适应环路用来减少锁定时间；吞
3
脉冲分频器仅需要一个计数器。基于 SMIC 0.18μm 工艺实现了一个
应用于 PHS 的分数频率综合器，测试结果表明：频率调谐范围
>600MHz 、建立时间 <100μs 、相位噪声 <-119dBc/Hz@1MHz 、杂散
<-70dBc、功耗<34mW、面积<1.7mm×1.5mm。
3）提出了一种基于自适应调谐算法的频率综合器结构。调谐算法是用来
在小的 VCO 增益下有效地扩大频率调谐范围，其自适应控制是用来
快速收敛到正确的控制字。基于 SMIC 0.18μm 工艺实现了一个应用
于 IEEE 802.11a/b/g WLAN 的分数频率综合器，测试结果表明它有一
个 2.5GHz-4.1GHz 频率调谐范围、建立时间 <500μs 、相位噪声
<-115dBc/Hz@1MHz 、杂散 <-90dBc 、功耗 <36mW 、面积 <1.7mm ×
1.5mm。
4）提出了一种基于电荷平均概念的杂散减少的技术，它能降低杂散能量
达 30dBc，适合应用在高性能锁相环设计中。
5）提出了一种可变延时 Buffer 相位数字校正方案，并应用在零中频收信
机中，且提出了一些革新的电路，比如正交鉴相器，可变延时缓存器
等。测试结果表明可变延时 Buffer 在 L 波段消耗的电流<10mA，正
交相移范围<10o。
1.5 论文各部分的主要内容
论文的第 2 章讨论了频率综合器系统级设计和考虑问题，主要内容包括环
路参数选择，模块电路的选择和关键问题分析等。第 3 章介绍了锁相环系统级
建模仿真，包括建模的策略，以及一套电压域模型，并同原型锁相环的测试结
果做了比较。第 4 章主要阐述了一个基于 PHS 应用的分数频率综合器设计，给
出了详细的设计和测试结果。第 5 章主要阐述了一个应用于 IEEE 802.11a/b/g
WLAN 的分数频率综合器设计，给出了详细的设计和测试结果。第 6 章首先阐
述了一种杂散减少技术，给出了仿真验证结果，紧接着讨论了一种缓存器相位
校正方案，给出了仿真验证结果，部分电路流片测试。第 7 章给出了全文的结
论。
4
第 2 章 ΣΔ分数锁相环频率综合器的系统级设计和考虑
ΣΔ 分数锁相环（PLL）频率综合器自从 1978 年[2]被首次提出来后一直被深

入研究，近年来已经广泛地应用在商业系统中[3-5]。这主要是因为 ΣΔ 分数结构
相对整数结构具有快速建立时间、频率分辨率高、频率规划灵活和频谱纯度高
的优点。然而这种结构也有本身的不足之处：首先，分数杂散和量化噪声会引
起频谱性能下降；其次，对于信道宽度为几十兆赫兹的频率综合器来说，采用
分数结构会引起成本上升，因为一个几百兆赫兹的晶振是价格不菲的；最后，
分数结构对环路模块的线性度提出苛刻的要求，差的线性度引起噪声折叠，出
现带内噪声/杂散，一定程度上抵消了分数结构本身的优点。因而在系统级和模
块电路层次对分数结构进行深入分析和考虑有助于优化设计。
2.1 分数锁相环频率综合器的结构选择
分数频率综合器中除了参考杂散之外，还有分数杂散。除非分数杂散被抑
制，分数频率综合方法没有任何实用价值，因而必须提供附加的电路来抑制分
数杂散。不同的附加电路对应着不同的结构。表 2.1 列出了各种不同结构的特点
及其存在的问题。
表 2.1 不同的分数结构特点和问题
结构特点问题
DAC 估计[6] 使用 DAC 抵消杂散模拟失配，带宽受限
随机抖动[7] 随机化分频器分频比频率抖动
相位插补[8] 本质上分数分频多相分频器
相位补偿[9] 时域补偿模拟失配
相位插入[10] 脉冲插入方法产生频率相乘模拟失配
ΣΔ 调制[11] 调制分频比，噪声成形高频量化噪声
在各种分数结构中，ΣΔ 分数结构的特点是：快速的频率切换和任意的频率
分辨率，补偿晶振频率的漂移，容纳各种晶振频率，而不必减少鉴相鉴频器的
比较频率。这种数字调制方案对工艺不敏感，高频量化噪声能通过环路带宽得
5
到有效的抑制。正因为这样，它已得到日益广泛的应用，已成为分数频率综合
器的主流技术。
2.2 ΣΔ分数锁相环频率综合器的基本原理
ΣΔ 分数结构如图 2.1，它主要由鉴相鉴频器、电荷泵、低通滤波器、压控振
荡器（VCO）、分频器（包括 ΣΔ 调制器）组成。鉴相鉴频器比较分频器输出和
参考信号之间的相差和频差，产生 up 和 down 脉冲控制电荷泵；电荷泵提供充
电或放电电流到具有低通特性的环路滤波器；环路滤波器消除电流脉冲中的高
频部分，产生 VCO 的控制电压；VCO 输出正比于控制电压的 RF 信号；分频器
结合调制器产生所需要的分频比。其基本工作原理用一句话简单概括，即来自
压控振荡器的输出经过分频器锁定到参考频率。各个模块电路的特性列举在表
2.2。
fref up
Icp R2 VLF
鉴相鉴压控
频器 down 电荷泵振荡器
R1 C2 C3
C1
GND
fdiv fvco
分频器
k_in f
调制器
图 2.1 ΣΔ 分数频率综合器的基本结构
表 2.2 ΣΔ 分数频率综合器各模块电路的特性
模块电路输入输出功能参数
鉴相鉴频器 fref, fdiv up, down 最小输出脉宽
电荷泵 up, dn Icp Icp
VCO VLF fvco 自由振荡频率，增益
分频器/调制器 fVCO fdiv 分频比
低通滤波器 Icp VLF 带宽，相位裕度
线性时变模型如图 2.2：
6
鉴相鉴频器/电荷泵低通滤波器压控振荡器
θi(s) θo(s)
Σ kd Z(s) Ko/s
θ'o(s) 分频器
1/N
图 2.2 ΣΔ 分数频率综合器的线性时变模型
线性时变模型的传递函数：
θ o ( s) k d K o Z (s) / s
= （2-1）
θ i ( s) 1 + k d K o Z ( s) /( Ns )
对应的频率综合器的噪声模型如图 2.3：
(n
)
in(s) vn(s) 压控振荡器 θ s
鉴相鉴频器/电荷泵低通滤波器
(o
)
(i
)
θ s θ s
kd Z(s) Ko/s
(o
)
'
θ s 分频器
1/N
图 2.3 ΣΔ 分数频率综合器的噪声模型
这里 θ i ( s ) 为参考噪声源，in ( s ) 为电荷泵电流噪声源，v n ( s ) 为低通滤波器引入的

噪声源， θ n (s) 为压控振荡器引入的噪声源。对应的噪声传递函数：
θ ( s) θ ( s) θ (s) θ ( s)
H θi ( s ) = o ， H in ( s ) = o ， H vn ( s ) = o ， H θo ( s ) = o 。易知 Hθi(s)
θ i ( s) i n ( s) v n ( s) θ n ( s)
和 Hin(s)为低通函数，Hvn(s)为带通函数，而 Hθo(s)为高通函数。带宽减小，VCO
的噪声成为主要噪声源；带宽增大，VCO 噪声影响减小，而 ΣΔ 分数频率综合器
其它部分的噪声成为主要噪声源。
2.3 环路参数选择
环路参数主要包括环路滤波器参数、分频比、电荷泵电流和 VCO 增益等，
决定了环路的许多重要的特性，比如建立时间、环路带宽、相位裕度和相位噪
声等。ΣΔ 分数频率综合器一般采用三阶环路滤波器，最大相位裕度满足式（2-2）：
7
1
PM max ≈ tan −1 ( 1 + b ) − tan −1 ( ) （2-2）
1+ b
C1
这里 b = ，C1 ，C 2 和 C 3 如图 2.1 所示。过零点频率近似满足式（2-3）：
C 2 + C3
I p × KVCO × R1
ωc ≈ （2-3）
2π × N
如果 ωc 是过零点频率，环路参数应满足式（2-4）：
I p K vco b C1
( ) ≈ 2 b +1 （2-4）
2π N b + 1 τ
这里 τ = R1C1 ，K vco 是 VCO 增益，N 是分频比，R1 ，C1 是图 2.1 中电阻和电容，

I p 是电荷泵电流。建立时间近似地满足如下关系：
ln(ε )
Tsettle ≈ − （2-5）
ωc
这里频率精度（ε）是稳定后频差与跳频步长的比值。
相位裕度和带宽一起决定环路特性，因而式（2-2）－（2-5）是环路参数选
择的主要设计指导原则。环路参数的选择存在许多折衷。比如，一个大的电荷
泵电流有助于降低泄漏电流对 PLL 输出的的影响，从而提供更好的杂散性能和
更高的信噪比，然而这将增加 PLL 的功耗。另外，大的电荷泵电流意味着大的
环路滤波器电容，在全集成的情况下这将增加版图面积。大的 VCO 增益能够解
耦宽的频率调谐范围与小的调谐电压之间的关系，但是这将使得控制线的噪声
更易转变为相位噪声，从而降低 PLL 的性能。
式（2-2）－（2-3）表明最大的相位裕度仅是 b 的函数，而电阻 R 2 和电容
C3 是用来提供更好的杂散抑制，对带宽影响甚微。影响环路带宽主要因素是
VCO 的增益、电荷泵电流、分频比以及环路滤波器的电阻等。环路带宽也受限
于另外两个因素：首先，从环路稳定性角度来看，环路带宽一般小于参考频率
的 1/10；另外，在 ΣΔ 分数频率综合器场合，为了有效抑制调制器的杂散，环路
带宽比参考频率小 1 到 2 个数量级。式（2-5）表明建立时间是反比于环路带宽
的。对式（2-2）－（2-5）进一步的分析表明：建立时间随着相位裕度的增加而
减小，在 50 度左右达到一个最小值，从而可以推断，如果单独考虑建立时间，
50 度相位裕度是最佳值，然而从相位噪声的角度来看，50 度并不是最优值。
8
相位噪声性能在系统级层次是由环路带宽决定的。从一个噪声的角度而言，
一个宽的带宽对减少 VCO 噪声是非常有效的，但是一个窄的带宽更有助于抑制
载波附近的噪声，因而最佳的带宽是 VCO 相位噪声和输入噪声的交点，如图 2.4
所示。不幸的是，如果考虑到杂散和速度的因素，最佳带宽常常是不可能获得
的。一个比最佳带宽更宽的带宽用来满足建立时间的要求，然而一个比最佳带
宽更小的带宽用来保证杂散指标。如果不能同时满足杂散和速度要求，常常选
择小的带宽来削弱杂散，同时采用加速方法来减小锁定时间。
VCO噪声
相位噪声(dBc/Hz)
带内噪声
太小最优值太大
Δf(Hz)
图 2.4 锁相环的相位噪声
2.4 模块电路选择
2.4.1 ΣΔ调制器
ΣΔ 调制器是一种用于噪声成形的过采样技术，可以获得任意精度的频率分
辨率和抑制分数杂散。其结构原理图如图 2.5，H(z)为环路滤波器，信号可以在
输出端恢复，而量化噪声被塑造成高通特性。目前文献中提到的 ΣΔ 调制器大致
可分为级连结构[12-13]，单级多前馈结构[14]和单级多反馈结构[15]三大类，其主要
的评价标准是杂散/噪声，输出电平数目和工作频率。相对单级结构而言，级连
结构（包括 MASH1-1-1 和 MASH1-2）具有较好的带内噪声，适合高速应用场
合，但是对鉴相鉴频器和电荷泵的非线性更加敏感，更容易耦合入数字电路基
底噪声。而单级结构具有输出范围大，输出电平数目适中，杂散性能好，带外
9
噪声好的优点。
量化噪声e(n)
信号U(n) 输出Y(n)
H(Z)
图 2 .5 ΣΔ 调制器基本原理图
2.4.2 鉴相鉴频器
绝大多数的鉴相鉴频器（PFD）应用传统的静态 CMOS 逻辑[16]实现，具有
工作范围大，频率灵敏度好和不依赖占空比的优点，但只能工作在较低的频率。
预充电鉴相鉴频器[17]工作速度快，不依赖占空比，但频率灵敏度一般，存在死
区，工作范围小。nc-PFD[18]的主要优点是工作速度快，无死区，与过渡时间无
关，不足之处是依赖占空比，工作范围小和频率敏感度差。最近一些文献[19-20]
提出采用 TSPC 逻辑单元或者一些改进的边沿触发器实现 PFD，这能提高时序分
辨率，电路相对更加简单，有助于减小噪声。
2.4.3 电荷泵
简单电荷泵[21-22]模型如图 2.6 所示：
VDD
R1 Iup
X
C4 CY
M2 UP
C3
OUT C
C2
DW
M1
C1
Y CY
R2
Idn
图 2.6 简单电荷泵模型
当开关 M2 导通，Iup 向电容 C 充电；当开关 M1 导通，电容 C 通过 Idn 放
10
电；当开关 M1 和 M2 截止时，电容 C 上的电压保持不变。开关 M1 和 M2 的栅
极-漏极，栅极-源极寄生电容（C1、C2、C3 和 C4）把 UP 和 DW 输入信号的跳
变耦合到 OUT 端，引起时钟前馈。当开关 M1 和 M2 关断时，M1 放电使 Y 下
降为地，M2 充电使 X 上升到 VDD，Vx 和 VY 的变化不等，这些电荷共享和电
荷注入效应引起输出电压 VOUT 的波动。因为电流源 Iup 和 Idn 是非理想的电流
源，其内阻 R1 和 R2 为有限值，当输出电压 VOUT 变化时，电流源输出电流也相
应波动。
为了减少图 2.6 所示电荷泵的非线性影响，各种改进的电荷泵电路结构不断
涌现，主要分为单端结构和差分结构两种类型。单端结构主要有图 2.7 三种结构。
在图 2.7(a)中[23-24]，UP 和 DW 关断时，UPB 和 DWB 开通，Vy 等于 Vout；当
UP 和 DW 开通，UPB 和 DWB 关断时，Vy 等于 Vout。这样输出节点在开通关
断时，没有电压变化，避免了电荷共享效应。图 2.7(b)[25]是广泛采用的结构，不
存在峰值电流问题，M1 和 M4 的跨导 gm1,4 不影响切换时间，因而速度较快，
杂散电容小。但是当 Iup 开通，节点 pcs 被充电到 VDD，当 Iup 关断时，一些存
储在节点 pcs 上的电荷将会通过电流源泄漏，因而节点 pcs 和 ncs 不能匹配，存
在电流共享效应。在图 2.7(c)[26]中，当 UP 和 DW 关断时，UPB 和 DWB 开通，
M4 和 M1 的电流可以迅速关断。这种结构适合高速应用的场合，但存在静态功
耗。
Iup VDD
UP pcs Iup
M3 Idn UPB
UP UPB M4 M2M4 UP
out OUT OUT
Y DWB DW
DW DWB Iup M2 M1 M1
ncs M3
DW GND Idn
Idn
(a) 带有源放大器型 (b) 源极开关型 (c) 电流舵开关型

图 2.7 常用的几种单端电荷泵结构
相对单端电荷泵而言，差分电荷泵能对电源，地和基底噪声具有更好的抑
制作用，具有更大的输出范围，且对泄漏电流能提供更好的抑制。常用的差分
电荷泵结构如图 2.8。当 up 为‘1’，dn 为‘0’时，outn 在放电，outp 在充电。
若 up 为‘0’，dn 为‘1’时，outn 在充电，而 outp 在放电。当 PLL 锁定时，up
和 dn 都输出为‘0’（除了在前级 PFD 复位时间里时 up 和 dn 都输出‘1’）。即
11
使在锁定状态，电流路径也是导通的，存在静态功耗。另外，在锁定情况下，由
于 pmos 管和 nmos 管电流输出存在失配，导致 outp 和 outn 电压波动，从而影响
锁相环路输出信号的频谱纯度。
vdd
Bp
Mp1
outp
Mp2
outn
up upb dnb dn
Mn6 Mn5 Mn3 Mn4
Bn
Mn2
Mn1
gnd
图 2.8 差分电荷泵结构
2.4.4 预分频器和环路滤波器
预分频器和可编程分频器一起为环路提供一个分频系数，它既是速度的瓶
颈，也是功耗的瓶颈之一，一般有动态电路技术[27-31]和相位开关技术[32]这两种
实现形式。实现预分频器的核心是实现高频分频器，以达到高速，低噪声和低
功耗的目的。高频分频器主要有三种形式：动态分频器，电流模分频器和注入
锁定式分频器[33]。动态分频器工作速度较快，可以满幅输出，功耗较低，但一
般是单端输出，切换噪声较大；电流模分频器切换噪声低，工作在很高频率，
但输出幅度较小，功耗比较大；注入锁定式分频器具有高速，低功耗的特点，
但依赖工艺，输入频率范围受限，设计比较复杂，应用很少。
环路滤波器在环路中主要起电流到电压的积分变换，相位补偿以及抑制带
外噪声的作用，是频率综合器的面积瓶颈，有无源和有源两种基本类型。对于
全集成 PLL 电路，采用无源滤波器，面积大，噪声小，对电荷泵要求较高；采
用有源滤波器，面积小，功耗大，噪声大，设计复杂，对电荷泵要求相对较低。
近几年提出了一些新型的环路滤波器结构，比如在片离散时间环路滤波器[34]、
环路电容乘法器[35]、提供一个环路零点的稳定技术[36]、双路径环路滤波器[37]等，
主要的目的是减小滤波器电容的值。
12
2.4.5 VCO
VCO 是锁相环频率综合器中的最关键模块，因而 VCO 的设计显得至关重
要。它主要分为 LC 振荡器和环形振荡器两种类型。相比 LC 振荡器而言，环形
振荡器的调谐范围一般比较宽，设计复杂度相对较低，但是相位噪声差，振荡
频率低和功耗高，因而高性能的压控振荡器普遍都采用 LC 振荡器，包括如图
2.9 所示的三种基本类型：NMOS 类型，PMOS 类型和互补类型。这几种类型都
属于电流偏置的负跨导拓扑结构，具有功耗容易控制和容易启动的特点。为了
进一步提高噪声性能，最近一些文献[38-40]将尾滤波技术等引入到 LC 振荡器设
计中。
与 NMOS 类型相比，PMOS 类型有更低的闪烁噪声和启动增益。互补类型
的幅值是两倍于 NMOS 类型和 PMOS 类型，这种结构的输出波形有更好的对称
性，从而能进一步降低噪声，然而这种结构摆幅受限，可能迅速进入一个电压
受限工作区，因而存在一个功耗和相位噪声之间的折衷。相比于 PMOS 类型和
互补类型而言，在相同的跨导下 NMOS 类型有更大的调谐范围。当三种结构都
工作在电流受限区，获得相同的噪声性能下，互补类型消耗的功耗最小。从交
流小信号的角度看，图 2.9(b)，(c)所示的顶部电流偏置与图 2.9(a)的底部偏置相
比，有更小的电压波动，且有更少的闪烁噪声。
VDD
VDD Mp3
VDD
L1 L2
Mp3 Mp2
Mp1
Mp1 Mp2
Mn1 Mn2 L1 L2
Mn3 Mn1 Mn2
L1 L2
(a) NMOS 类型 (b) PMOS 类型 (c) 互补类型

图 2.9 VCO 电路结构分类
相位噪声主要由 LC 的品质因子决定，因而高性能无源器件是提高 VCO 性

能的主要途径。无源器件主要包括射频电感和变容管。射频电感有键合线电感
和螺旋电感两种类型。螺旋电感品质因数低，容差小和可重复性好。键合线电
感正好相反。高品质因数可以获得好的噪声性能，而容差大和可重复性差的缺
点可以通过自调谐电路技术克服，因而高性能的 VCO 通常选用键合线电感。变
13
容管主要有二极管, MOS 管和累积 MOS 管三种类型，无线通信的发展向变容管
提出了高 Q 值，低 AM-FM 转换以及大变容比的要求。累积 MOS 管因其高的品
质因子和较大的变容比，已越来越受到重视。
2.5 性能参数考虑
2.5.1 杂散
分数 PLL 中的杂散源于控制电压纹波的基频，主要分为两大类型：分数杂
散和参考杂散。在分数 PLL 中，带宽远小于参考频率，参考杂散得到有效的抑
制，因而分数杂散是个主要的问题。分数杂散频率如式（2-6）所示：
f LO = f COMP × ( M + k / N ) （2-6）
这里 f LO 是输出频率， f COMP 是 PFD 的比较频率，k 是分子，而 N 是分数部分的

分母。分数杂散可能出现在所有的 fCOMP / N 倍频位置，也包括 f COMP 这个频率位
置。杂散的幅度可以表示为：
Aspur ≈ Am K VCO /(2 f spur ) （2-7）
这里 Am 为控制电压纹波的幅值，KVCO 为 VCO 的增益，fspur 为杂散电平的频率。

从式（2-7）可知，相对较小的 KVCO 有助于抑制杂散电平。
带外分数杂散的主要来源是模式噪声，它随着 ΣΔ 调制器的阶数增加而减少，
然而阶数大于 3 的 ΣΔ 调制器应用很少，因为它会导致其它的问题：首先，大于
3 阶的 ΣΔ 调制器的噪声无法通过有限的滤波器阶数来抑制，且高阶环路稳定性
不容易保证；其次，ΣΔ 调整器输出范围随着阶数的增加而增加，大的 ΣΔ 调制
器输出范围意味着分频器输出相位漂移更大，这将使得多模分频器，鉴相鉴频器
和电荷泵设计更加复杂；最后，因为非线性通常导致过量的带内噪声，模块的线
性度要求限制了频率综合器最高的阶数。
带内杂散来源主要包括两个方面：一方面，电路模块的非线性使得带外的杂
散电平被折叠到带内；另外一方面，由于模块电路的电源抑制比不好，工频信号
及其谐波会耦合到载波的两侧，导致带内杂散。
2.5.2 量化噪声
ΣΔ 调制器输出调整分频器的分频比，获得所需的平均值并将噪声推到高端。
14
ΣΔ 调制器对带外的相位噪声影响是一种从预分频器输入的加法性质的噪声[41]，
正如式（2-8）所示：
2
π 2 | H qn ( z ) |
S= −1 2
| T ( f ) |2 （2-8）
3 ⋅ f ref | 1 − z |
这里 f ref 是参考频率，T ( f ) 是 PLL 闭环传递函数， H qn (z ) 是 ΣΔ 调制器的噪声

传递函数。式（2-8）表明源于 ΣΔ 调制器的相位噪声不仅仅是与调制器的阶数
有关，而且与 PLL 的环路特性相关。为了确保 ΣΔ 噪声尖峰不影响带外频偏位
置的相位噪声，ΣΔ 调制器的阶数必须是三阶或者更低，对应的最大带宽可以由
式（2-9）[41]决定：
1
12 2 n −1 f 8− 2 n 2 n
f c < [S ⋅ ⋅ f ref ⋅ ] （2-9）
(2π ) 2 n β4
这里 β 是与过零点频率（ f c ）的两个高频极点的相对位置有关， f ref 是参考频率，

[41]
S 是 ΣΔ 调制器噪声。不影响带内相位噪声最大的带宽满足式（2-10）：
1
3 2n + 1
⋅ ΔΦ rms ] 2 n −1 ⋅ f ref
2
fc < [ ⋅ （2-10）
8 (2π ) 2n
这里 n 是级连调制器的阶数，而 f ref 是参考频率， ΔΦ rms 是均方根相差。从式

（2-9）和（2-10）能容易地看出带内噪声影响远小于带外相位噪声影响。
2.5.3 带内相位噪声
带内的噪声源来自数字逻辑的抖动、电荷泵失配和噪声、参考噪声和噪声
折叠的影响[42]。对频率综合器输出噪声影响可以用式（2-11）表示为：
L = BFM + 10 log 10 ( f pd ) + 20 log 10 ( N ) （2-11）
这里 L 是 PFD 的单边带内噪声密度， f pd 是 PFD 采样频率，Baberjee 优度因子

（ BFM ）是原创于 Banejee[43]的工作，N 是分频比。基于式（2-11）进行的带内
噪声分配使得数字逻辑的抖动、噪声折叠、电荷泵电流噪声等能在系统级层次
优化，这有助于知道每个模块电路对整个 PLL 的影响，从而在系统级层次获得
每个模块电路可以接受的性能。
应用 ΣΔ 技术的主要问题是高频的量化噪声可能被电路模块的非线性折叠到
带内。为了削弱带内噪声和杂散，电路模块的非线性必须减少到一个可以接受
15
的程度，量化噪声必须被有效地控制从而确保鉴相鉴频器工作在线性区。
2.5.4 带外相位噪声
VCO 和 ΣΔ 调制器是带外相位噪声的主要来源。ΣΔ 调制器的影响已经在
2.5.2 节里分析了，将不在这儿重复。VCO 的相位噪声主要由内部和外部的噪声
源决定，它存在一个相位噪声和功耗之间的折衷：大的输出幅值有助于低的相
位噪声，然而大的输出幅度意味着更多的电流，因而更多的功耗。内部的噪声
源是主要的噪声源，源于振荡器有源部分正反馈的放大作用。另外一个内部噪
声源是振荡器的基带噪声上变换到振荡器输出两侧。外部的噪声源来源于控制
线上的扰动调制 VCO 输出，同共基底的外部电路信号的基底耦合、数字电路开
关活动或者与其它模拟电路共电源时引起的电源电压波动干扰等有关。总而言
之，VCO 的相位噪声主要由 VCO 的拓扑结构和电感电容的品质因子决定，其带
内的闪烁噪声能被闭环特性有效地降低。为了优化噪声性能，主要途径是提高
电感电容的品质因子，电感值和增加偏置电流等。
2.5.5 精度和分辨率
无线通信系统要求频率综合器有一个非常高的频率精度，比如，在 GSM 系
统中，所需的频率精度高达 0.1ppm（90Hz 在 900MHz）。那样严格的精度水平
必须在各种温度波动中保证，这使得晶振信号的频率漂移成为关注的焦点。幸
运的是，因为 ΣΔ 分数频率综合器产生一个具有任意分辨率的输出频率，频率漂
移能被综合器所补偿。
频率分辨率 Δf 由式（2-12）决定：
f PD
Δf = （2-12）
2N
这里 N 是 ΣΔ 调制器输入序列长度， f PD 是鉴相鉴频器的比较频率。最小的频率
分辨率 Δf [41]
由式（2-13）决定：
ΔΦ rms 2
Δf > fc
2
（2-13）
2
这里 f c 是过零点频率，ΔΦ rms 是均方根相差。一个更高的频率分辨率使得频率综

合器能容纳各种类型晶振，而不必减少鉴相鉴频器的比较频率，然而高的分辨
16
率会增加版图面积。一个过低的分辨率使得 ΣΔ 调制器输入序列的自相关性很差，
导致杂散电平产生，不利于高频谱纯度设计。
2.6 小结
本章简要分析了 ΣΔ 分数频率综合器的基本原理，并讨论了一些关键系统设
计问题和考虑，如分数结构的选取、环路参数选择、模块电路的选择以及一些
主要的性能参数选择等。这些设计考虑可被用来指导频率综合器系统级或者电
路级层次的设计，有助于缩短设计周期和降低费用。
17
第 3 章 ΣΔ分数锁相环频率综合器的行为级建模和仿真
分数锁相环频率综合器是个复杂的数模混合系统，它既有高频模块（压控
振荡器和预分频器），也有低频模块（电荷泵和滤波器）和大量的数字电路，且
没有一个稳定的工作点，目前缺乏一个有效的，快速的仿真工具对闭环的分数
锁相环频率综合器进行仿真，特别是对晶体管级电路。另外，由于各个模块的
时间常数差异巨大，为了获得足够的仿真精度，时间步长必须比 VCO 的最小时
间常数小两个数量级，而为了使环路锁定，总的仿真时间必须比环路滤波器的
最小时间常数至少大一个数量级。为了分析相位噪声和抖动，所需的仿真时间
甚至更长。长时间的仿真使得累积误差增加，仿真结果偏离实际值。文献[44]
利用 Matlab 或 C 语言建模得到系统级仿真结果，但是这使得系统级层次设计和
子电路设计分离开来，也就使得电路设计优化不能通过系统级仿真获得，不适
合 top-down 设计流程。文献[45]用宏模型代替数字电路，其它电路模块采用晶
体管级电路，这使得仿真有效且能保持足够的精度，但是不适合具有复杂数字
电路的场合，且不包括数字电路的非线性，无法在时域进行噪声性能分析。文
献[46]利用相位域模型和电压域模型对相位噪声和抖动进行有效地预测，但是没
有分析电荷泵的失配和鉴相鉴频器的输出延时差异影响，且没有对分数结构的
频率综合器电压域模型进行分析。文献[47]的行为级建模考虑了电荷泵失配和鉴
相鉴频器的输出延时差异，以及其对杂散电平的影响，但是没有考虑子电路的
抖动。
本章提出一套锁相环电压域的 verilogA/verilog 模型。建议的模型考虑了各
个关键模块的非线性特性（包括抖动和杂散影响）
，能加速仿真过程，并预测环
路的动态和稳态特性，有助于在系统级层次对环路性能进行优化。
本章首先简要地分析了频率综合器中的抖动类型，抖动和相位噪声关系以
及影响环路杂散电平的因素，接着叙述了混合仿真的流程以及相关问题，紧接
着叙述了锁相环频率综合器结构原理及其子模块电路的 verilogA/verilog 模型设
计，最后给出了仿真和测试结果以及本章的结论。
18
3.1 抖动和杂散
抖动是信号时序的扰动或者不确定性，主要来源于信号的过渡过程，它是
衡量分数频率综合器频谱纯度重要的指标之一。一般来说，锁相环路中存在两
种类型的抖动：同步抖动和累积抖动。分频器，电荷泵和鉴相鉴频器展现的是
同步抖动（相位调制抖动）。同步抖动的特点是输出信号的过渡过程是输入信号
过渡过程的直接结果，没有记忆功能。而参考振荡器信号和压控振荡器展现的
是累积抖动（频率调制抖动）。累积抖动的特点是输出信号的过渡过程不是输入
信号过渡过程的直接结果，而是前一个过渡过程的结果，具有记忆功能。
抖动是时域的时序精度，而相位噪声是频率域的噪声谱，两者有密切关系。
假设噪声信号如式（3-1）描述：
v n (t ) = v(t + j (t )) （3-1）
其中，j 被假定为零均值的随机序列，v 被假定为 T 函数，可以看作时间域的噪

声。对信号 vn(t)取功率谱计算得 S vn (t ) ，相位噪声 L( f m ) 与功率谱密度 S vn (t ) 近似
满足式（3-2）[46]：
1
L( f m ) ≈ S vn ( f m ) （3-2）
2
杂散是衡量分数频率综合器频谱纯度的另外一个指标。它是种确定性信号，
被认为是一种系统偏差，主要跟环路带宽，ΣΔ 调制器以及电荷泵/鉴相鉴频器的
线性度有关。ΣΔ 调制器对杂散的影响在第 2 章已经叙述，不在这儿重复。在时
域模型中，杂散表现为锁定情况下鉴相鉴频器两个输入信号的相差，其大小如
式（3-3）所示[26]：
I leak Δt on Δi Δt on Δt
Φ ε = 2π ( + ∗ + ∗ 2π * d ) （3-3）
I cp Tref I cp Tref Tref
式中， I leak 为电荷泵泄漏电流， I cp 为电荷泵电流， Δt on 为鉴相鉴频器开通时

间， Tref 为参考时钟周期， ΔI 为充放电流的偏差， Δt d 为泵开关时间延时偏
差。相差 Φ ε 与杂散电平 Pspur 有着直接的关系[26]：
IcpR
2⋅ ⋅ Φ ε ⋅ K VCO f ref
Pspur = 20 log( 2π ) − 20 log( ) （3-4）
2 ⋅ f ref f P1
19
R 是环路滤波器电阻，KVCO 是 VCO 的增益，fref 是鉴相鉴频器（PFD）的参考频
率，fP1 是环路滤波器的极点频率。
3.2 混合仿真流程和策略
被建模的 ΣΔ 分数频率综合器[48]如图 3.1 所示。这种结构由参考信号振荡器
（OSC）、倍频器、鉴相鉴频器、电荷泵、环路滤波器、压控振荡器、ΣΔ 调制器
和分频器等组成。鉴相鉴频器鉴别输入参考频率和分频器输出频率之间的差异，
输出一个正比于这个差异的信号，然后驱动接下来的电荷泵电路。电荷泵输出
电流被转变成环路滤波器上的电压，从而控制 VCO 的输出频率。ΣΔ 调制器输
出一个随机序列来控制反馈路径上的分频器；倍频器用来扩大参考频率；电流
源注入一个小电流到环路滤波器，用来提高鉴相鉴频器/电荷泵的线性度。
fref
电流源合并
OSC 倍频鉴相
器鉴频 R2 压控振
电荷泵
器荡器
R1 C2
C1 C3
GND
fdiv
分频器
k_in sigma-delta
调制器
图 3.1 被建模的 ΣΔ 分数频率综合器系统结构
混合仿真流程如图 3.2 所示。模拟电路如 VCO 等用 verilogA 语言描述，而

数字电路如分频器，ΣΔ 调制器等用 verilog 语言描述。环路滤波器保持为一个全
电路级模型，其噪声行为自然包括在电阻模型里。由于分数结构缺少周期性稳
定工作点，不能用 pss 和 pnoise 进行稳态噪声性能分析，需要用数学工具 Matlab
进行后处理来分析频谱性能。模型建模是基于 Cadence 的分级编辑器环境，因而
相应的行为级模型可以被晶体管级模型或版图级模型取代，适合 top-down 设计
流程。
VerilogA 的特征特别适合同步/累加抖动的建模。函数 tansition()提供了一个
20
延时变量，这个变量能在每个过渡时刻抖动，这能被用来建模离散电平之间的
信号过渡。这种方式适合任何具有同步抖动而产生离散输出的模型，比如分频
器，PFD 和电荷泵。因为累积抖动的累积本质，这个延时变量不能用于建模累
积抖动。当建模一个固定频率振荡器时，采用函数 timer()，这个函数可以被用
来判断固定频率振荡器的下一个过渡时刻。VCO 的抖动建模为一个频率的随机
扰动，然而频率扰动是与相位扰动有关的，因而 VCO 的扰动也可被指定为一个
周期的波动。在 VCO 模型里，@cross 陈述被用来指定相位穿越阈值时的确切时
间，在这个时间点上，一个新的随机事件产生。
分数锁相环频率综合器
模拟部分数字部分
电荷泵和压控振荡器等可编程分频器和调制器等
verilogA verilog
混合信号
SpectreVerilog仿真
Matlab后处理
图 3.2 混合仿真流程图
为了使行为级模型更有效，一些策略需要被考虑，主要包括如下几个方面：
第一，行为级模型应该包容足够多的反映电路特性的参数，且参数的选择具有
代表性。第二，行为级模型应该包括电路模块非线性影响，例如电荷泵的上下
电流失配和鉴相鉴频器的输出延时差异。第三，模型应该对杂散和时域抖动进
行有效地建模。杂散是个确定性信号，主要与电流泄漏、电荷泵电流失配、鉴
相鉴频器的输出延时差异、鉴相鉴频器/电荷泵的线性度以及 ΣΔ 调制器输出相
关，对杂散的分析和优化能容易地在系统级和电路级层次实现。然而，抖动是
一种信号时序的不确定性或者随机性，对抖动进行精确的分析和预测是非常困
21
难的，为了简化环路的抖动行为，建议的模型仅仅包括同步和累积抖动。第四，
为了提高模型的效率，将一些抖动源合并，比如，将分频器的输出噪声，鉴相
鉴频器/电荷泵合并到 OSC 的输出噪声，这使得分频器，鉴相鉴频器/电荷泵模
型设计更加简单，运行速度更快。最后，为了提高仿真的速度，将一些模块合
并，比如，把分频器的分频比当作 VCO 的一个部分。如果分频比非常大，仿真
速度将会快得多，因为高的 VCO 输出频率决不会发生。但是简单的模块合并仅
适合整数频率综合器，对于分数结构而言，瞬态分频比不是恒定的，因而合并
应该考虑 ΣΔ 调制器的效果。
3.3 基于 veriogA/verilog 的电路模型设计
3.3.1 OSC 模型
模型如图 3.3 所示，它支持两种抖动参数：参数 accJitter 和参数 syncJitter。
参数 accJitter 用来建模 OSC 的累积抖动；参数 syncJitter 用来建模分频器，鉴相
鉴频器和电荷泵的同步抖动。参数 duty 用来建模 OSC 输出信号的占空比。函数
timer()用来建模 OSC 累积和同步抖动。在输出的每个过渡时刻，根据 timer()函
数，下一个过渡时刻是 T / K + Jδ / K ，这里 δ 是一个零均值，方差为 1 的随机
过程，K 是每个周期输出过渡时刻的个数，K 的典型值为 2。
`include "constants.vams"
`include "disciplines.vams"
module OSC_behav(out);
output out; electrical out;
parameter real freq=19.2M from(0:inf);
parameter real Vlo=0,Vhi=2.7;
parameter real tt=0.1n;
parameter real accJitter=30f from[0:0.1/freq);
parameter real syncJitter=400f from[0:0.1*ratio/freq);
integer n,accSeed,syncSeed;
accSD=accJitter*sqrt(ratio/2); syncSD=syncJitter;
next1=(1-duty)/freq+$abstime;
next2=duty/freq+$abstime;end
@(timer(next1+dt)) begin n=!n;
dT=accSD*$dist normal(accSeed,0,1);
22
dt=syncSD*$dist_normal(syncSeed,0,1);
next2=next1+duty/freq+dT; end
V(out)<+transition(n?Vhi:Vlo,0,tt);
end 图 3.3 OSC 模型.
endmodule
3.3.2 鉴相鉴频器模型
鉴相鉴频器如图 3.4(a)所示，输出信号状态由输入信号上升边沿决定。当参
考信号 A 超前反馈信号 B 时，输出 UP 为高，将被紧接着的反馈信号 B 的上升
沿复位；当信号 B 超前参考信号 A 时，输出信号 DOWN 置高，将被紧接着的 A
信号的上升沿复位。它对锁相环路的主要影响是死区和输出延时差异。死区会
引起输出抖动；而输出延时差异使得输出出现杂散电平，不利于高频谱纯度设
计。为了消除死区，在复位路径上加延时，大的延时有利于消除死区，但是过
大的延时使得电荷泵上下开关同时开通的时间过长，增加了杂散电平。为了消
除输出延时差异，在 DOWN 路径增加传输门。模型如图 3.4(b)所示，当输入在
用户指定的方向过域值时，@cross 模块被触发，用来建模如图 3.4(a)所示的两个
D 触发器。在 A 或者 B 指定方向通过每个过渡时刻，输出置高，而在 reset 置高
的时候，两个触发器复位。函数 transition()用来建模复位延时和输出延时差异。
参数 td1 用来建模复位延时，这个延时和电荷泵的死区有关；参数 td2 和参数 td3
用来建模输出路径延时，输出延时差异同锁定状态时的杂散有关。
VDD
D
D触发器Q QA' UP
A
CK
Reset
delay
VDD
D
QB' DOWN
B D触发器Q
CK
(a) 鉴相鉴频器电路结构
23
module pfd_behav(ref,fbk,up,down);
input ref, fbk;
output up,down;
electrical ref,fbk,up,down;
integer resetx,reset,ax,bx;
parameter integer dir=1 from[-1:1] exclude 0;
parameter real tt=0.01n from(0:inf);
parameter real td1=0.10n from(0:inf);
parameter real ttol=1p from(0:inf);
analog begin
@(cross(V(ref)-0.5,dir,ttol) or cross(reset-0.5,dir,ttol))
begin
if(reset==0) ax=1; else ax=0; end
@(cross(V(fbk)-0.5,dir,ttol) or cross(reset-0.5,dir,ttol))
begin
if(reset==0) bx=1; else bx=0; end
if(ax==1 && bx==1)resetx=1; else resetx=0;
reset=transition(resetx,td1,0.1n,0.1n);
V(up)<+transition(ax ? Vlo : Vhi,td2,0.1n,0.1n);
V(down)<+transition(bx ? Vhi:Vlo,td3,0.1n,0.1n);
end
endmodule
(b) 鉴相鉴频器模型
图 3.4 鉴相鉴频器电路结构和模型
3.3.3 电荷泵模型
电荷泵结构如图 3.5(a)所示，它输出电流到环路滤波器，受鉴相鉴频器的输
出信号 UP 和 DOWN 信号控制。当 UP 信号为低时，Iup 向环路滤波器充电，导
致压控振荡器的控制电压升高；当 DOWN 信号为高，环路滤波器通过 Idown 放
电，导致压控振荡器的控制电压下降。在相位锁定时，理想情况下上下电流相
等，但是在实际情况下，存在上下电流失配。图 3.5(b)是电荷泵的 verilogA 描述，
为了建模简单，仅仅考虑了电流失配与电荷泵的死区。前者与参考杂散有关，
而后者是由于非常窄的 UP 和 DOWN 脉冲造成的，影响锁相环路的相位噪声。
其它的非线性比如时钟前馈、电荷共享、电荷注入等可以等效为电流失配的数
量或者死区的宽度。参数 td 用来建模死区，参数 Iextra 用来建模电荷泵电流失
配特性。如果环路滤波器上的控制电压超出电荷泵饱和电压范围，电荷泵输出
电流仅仅是正常电流值的 1/10。
24
UP
Iup
环路滤波器
Idown
DOWN
(a) 电荷泵电路结构
module chargepumpnew_behav(up,dn,Iout);
input up,dn;
electrical up,dn;
electrical Iout;
parameter real cur=200u;
parameter real tt=0.1n from(0:inf);
parameter real td=1.20n from(0:inf);
real out, upx,dnx, cur_mid;
analog begin
upx=V(up);
dnx=V(dn);
if(V(Iout)>=0.4 && V(Iout)<=1.4) cur_mid=cur;
else cur_mid=cur/10;
if(upx<=0.50 && dnx<=0.5) out=-cur_mid;
else if(upx>=2.2 && dnx>=2.2) out=cur_mid+6u;
(b) 电荷泵模型
图 3.5 电荷泵电路结构和模型
3.3.4 VCO/分频器模型
由于射频应用时 VCO 输出频率较高，对闭环的锁相环频率综合器进行电路
级层次甚至行为级层次的仿真是个非常耗时的过程，因而必须将分频器的分频
比合并在 VCO 中，以便加速仿真过程。然而，因为 ΣΔ 分数频率综合器中的瞬
态分频比不是固定的，分频器不能简单地包括在 VCO 模型中。建议的解决方案
是把 VCO 的输出分为两部分：一路提供给 PFD 为比较，这路的分频比是受调制
器调制后的结果；另外一路用来分析频谱纯度，其分频比是一个固定的平均值。
25
图 3.6 表明了 VCO 建模流程主要由几个串行操作构成。首先，输入信号通过增
益为 K 的放大器来计算希望的输出频率，然后频率通过积分后计算出输出相位。
其次，相位通过 idtmod()函数和比较器后产生 VCO 输出信号。最后 VCO 输出信
号分成两路：一路用于频谱观测；另外一路输出给 PFD。图 3.7 为 VCO/分频器
模型的 verilogA 语言描述。首先的两个@cross 模块用来记录每个时钟周期的抖
动，并将抖动数据保存到 periods.m 文件。紧接着的两个@cross 模块用来实现分
频器功能。参数 dT 在每个时钟周期内更新两次，用来表示 VCO 和分频器的抖
动。参数 divratio/N_div 用来建模每个时钟周期内分频比的变化；系统函数
$dist_normal() 用来产生均匀分布的随机数据；系统函数$abstime 用来记录当前
的时刻。
输出
/N
Vin
K 积分求模(2π)
噪声到PFD
/N
控制字
来自调制器
图 3.6 VCO/分频器的建模流程图
module vco_div_behav(f1,f2,f3,f4,f5,vin,fout);
input vin, f1,f2,f3,f4,f5;
output fout;
electrical vin,fout, f1,f2,f3,f4,f5;
parameter integer dir=+1 from[-1:+1] exclude 0;
parameter real N=32, N_div=43.4375;
parameter real N=32, N_div=43.4375;
parameter real Vmin=0.5, Vmax=2.2;
parameter real Fmin=1.644G, Fmax=1.695G;
parameter real tt=0.01/Fmax from(0:inf);
parameter real jitter=30.0f from[0:0.25/Fmax);
26
integer n,seed,d1,d2,d3,d4,d5,fp1,divratio;
analog begin
@(initial_step)
begin
seed=-561;
prev=$abstime;
delta=jitter*sqrt(2*N_div);
fp1=$fopen("periods.m");
end
if(V(f1)>=2.2) d1=1; else d1=0;
if(V(f2)>=2.2) d2=1; else d2=0;
if(V(f3)>=2.2) d3=1; else d3=0;
if(V(f4)>=2.2) d4=1; else d4=0;
if(V(f5)>=2.2) d5=1; else d5=0;
divratio=N+d1+2*d2+4*d3+8*d4+16*d5;
freq=(V(vin)-Vmin)*(Fmax-Fmin)/(Vmax-Vmin)+Fmin;
if(freq>Fmax) freq=Fmax;
if(freq<Fmin)freq=Fmin;
freq=(freq/N_div)/(1+dT*freq/N_div);
phase=6.28*idtmod(freq,0.0,1.0,-0.5);
@(cross(phase+1.57,+1,ttol))
dT=delta*$dist_normal(seed,0,1);
@(cross(phase-1.57,+1,ttol))
begin
dT=delta*$dist_normal(seed,0,1);
if($abstime>outStart)
$fstrobe(fp1,"%0.10e",$abstime-rev);
prev=$abstime;
end
@(final_step) $fclose(fp1);
@(cross(phase+divratio/N_div,+1,ttol))
n=Vhi;
@(cross(phase-divratio/N_div,+1,ttol))
n=Vlo;
V(fout)<+transition(n,td+dx,tt);
end
endmodule
图 3.7 VCO/分频器模型
3.3.5 ΣΔ调制器和倍频器模型
图 3.8 所示的 ΣΔ 调制器[14]是频率综合器中的一个关键模块，用来产生分频
比的分数部分。由于是个纯粹的数字电路，ΣΔ 调制器采用 verilog 语言建模，
如图 3.9 所示。sum7 的最高 4 位量化；为了提高噪声性能，输入序列的最低位
加抖动。赋值语句 assign 用来对 wire 变量赋值，而 always@ 语句用来建模 D 触
发器。为了减少版图面积，乘 2，1.5 和 0.5 操作通过左移或者右移作实现。所
27
有运算是基于补码且操作数的最高位是符号位。
倍频器的核心电路如图 3.10 所示，它是一个简单的数字电路，其建模过程
类似 ΣΔ 调制器，将不在这儿重复。
k_in Y
Σ Σ D Σ D Σ D 0.5 Σ
1.5
图 3.8 三阶 ΣΔ 调制器电路结构
module modulator(clk, rst,dither_en, bout, k_dth);

modu
input clk,ledither_en; rst,dither_en,bout,k_dth);
input clk,k_dth;
input[21:0] dither_en;
input[21:0]
output[4:0] bout;
output[4:0]
reg[4:0] bout;
reg[4:0]
reg[3:0] bout_pre;
reg[3:0]
reg[21:0] A2, B3, A3, B2, A4;
reg[21:0] A2, B3, A3, B2, A4;
wire[21:0] sum1,sum2,sum3,sum4,sum5,sum6,sum7,
wire[21:0]v_quan, ,sum2
v_back;,sum3,sum4,sum5,sum6,sum7,
assign sum1v_quan , v_back;
={k_dth[21:1],1'b0} + v_back;
assign
assign sum2 = sum1 + A2; sum1 1:1],1'b0} +
assign
assign sum3sum2
= A2 +=A3; sum1 +
assign
assign sum4sum3
= A3 +=B2;A2 +
assign
assign sum6sum4
= B3 +=A4; A3 +
assign
assign sum7sum6
= sum5= +B3 +
sum6;
assign
always sum7 clk
@(posedge = orsum5 + rst)
posedge
always @(posedge clk or posedge
begin
beginA2 <= 22'h0;
if(rst)
elseif(rst)
A2 <=A2sum2;<=
end else A2 <=
assign B3 ={A2[20:0],1'b0};
assign //B3 = 2 //B3
B3 ={A2[20:0],1'b0}; * A2 = 2
always @(posedge
always clk or posedge
@(posedge clk or rst)
posedge
begin
begin
if(rst) A3
if(rst) A3<=
<= 22'h0;
22'h0;
28
assign A4= {B2[21],B2[21:1]};
assign sum5 = A3 + {A3[21],A3[21:1]};
always @(posedge clk or posedge rst)
begin
if(rst)
begin
bout <= 5'b00000;
bout_pre <=4'b1101;
end
else
begin
bout_pre <= sum7[21:18] +4'b 1000;
bout <= bout_pre +5'b01011- 4'b 1000;
end
图 3.9 三阶 ΣΔ 调制器模型
fout
XOR
fref
fdelay
图 3.10 倍频器的核心电路结构
3.4 仿真和测试结果
前面提到的观点用来建模和仿真图 3.1 所示的分数频率综合器。其环路参
数：参考频率为 19.2MHz，VCO 输出范围为 1.645GHz-1.695GHz，电荷泵电流
为 4mA，分频比（44.140625~42.83854），环路滤波器参数（C1=1nF、C2=100pF、
R1＝2.7kΩ、R2＝1kΩ和 C3＝30pF）。采用 SpectreVerilog 仿真器进行仿真，主要
考虑包括这些方面：
晶体振荡器：占空比变化（50%，52%和 54%），累积抖动为 35fs，同步抖动
为 200fs；
鉴相鉴频器：输出延时差异 0.3ns 左右，复位路径延时（0.1ns~1ns）；
电荷泵：电流失配（4%~5%），死区（0.1ns~1ns）；
电流源：电流为 0.2mA~1.6mA，脉冲宽度为 1.5ns~6ns；
环路滤波器：实际的电阻电容器件，电阻噪声自然包括在模型里；
29
VCO/分频器：电压和频率是个非线性关系，包括高阶系数，抖动为 60fs；
ΣΔ 调制器：采用 7 比特的低位抖动算法，典型的分频比为 43.4325 和
43+1/2^22。
图 3.11 锁定过程中 VCO 控制电压的波形
图 3.11 显示了 VCO 控制电压的波形，分频比为 43.4375 和

43.4375→40.4375。仅花了一分钟时间就完成了 120µs 仿真，然而相同的环路参
数的晶体管级电路完成相同的仿真长度，耗时超过一天，而且由于 PC 服务器硬
盘空间有限，计算到约 20µs 时中断，这说明建议的模型能节省大量的仿真时间。
图 3.12 为北京朗波芯微公司设计的超外差收发信机版图，参与设计的原型 PLL
的版图位于所指位置。图 3.13 是闭环仿真的相位噪声，仿真长度大约 120ms，
在一个 64 位 PC 服务器上消耗的 cpu 时间大约 5 小时左右。图 3.14 是北京朗波
芯微公司（RFIC）设计的原型 PLL 的相位噪声。图 3.13 和图 3.14 都显示了系
统各种模块的噪声贡献。OSC 噪声能在低频范围内清晰观测。鉴相鉴频器，电
荷泵和分频器的噪声在小于过零点频率范围内占主要优势，它的值主要同鉴相
鉴频器，电荷泵和分频器的同步抖动有关，也同环路带宽有关。带外的相位噪
声主要是由于 VCO 和 ΣΔ 调制器引起的。当频偏大于 10MHz 以后，白噪声起主
要作用。带外的分数杂散主要由 ΣΔ 调制器引起的，而参考杂散是由对占空比敏
感的倍频器引起的。由于有限的计算精度，杂散的大小和位置与仿真结果稍微
不同。图 3.13 仅考虑了鉴相鉴频器和电荷泵的非线性，其它没有包括在这些模
型里的寄生效果能容易地增加到这些模型里，因而建议的行为级模型有助于系
统级层次优化。在图 3.13 中，带内杂散在低频率范围内出现，那是由鉴相鉴频
器和电荷泵差的线性度引起的，特别是鉴相鉴频器和电荷泵死区。当死区减小
或者线性度提高时，杂散将会减小甚至消失。
30
图 3.12 原型 PLL 的版图
图 3.13 行为级模型仿真的相位噪声
31
图 3.14 原型 PLL 测试的相位噪声
3.5 小结
本章提出了一套锁相环电压域的 verilogA/verilog 模型，并应用在一个三阶
ΣΔ 分数频率综合器中。相比于电路晶体管级仿真，建议的模型加快了仿真速度。
模型参数通过晶体管级电路仿真来校正，可以分析动态锁定过程的特性和稳定
状态下的频谱纯度。通过有选择地控制和评估各个噪声源的贡献，可以深入理
解一些关键的特性对整体性能的影响，有助于在系统级层次对电路进行优化。
仿真和测量结果验证了这些行为级模型的有效性和灵活性。
32
第 4 章一个基于 PHS 应用的分数频率综合器设计和实现
本章提出了一种基于 PHS 应用的分数频率综合器结构，它能减小全集成压

控振荡器的非线性，可在较小的增益下获得较大的频率调谐范围，因而能减小
压控振荡器控制线扰动的影响，提高系统输出的相位噪声性能。另外，该频率
综合器结构引入自适应环路，解决了锁定时间和带宽矛盾。自适应环路是粗调
谐回路，用于加速环路的锁定过程；而传统的锁相环路用于精细的调整。
本章首先介绍了频率综合器的系统结构，然后讨论了各模块电路的设计，
紧接着描述了频率综合器测试结果，最后对本章的工作进行了简单总结。
4.1 系统结构
频率综合器采用 ΣΔ 分数频率综合器结构[49]，如图 4.1 所示。它由压控振荡
器、双模预分频器、可编程计数器、ΣΔ 调制器、鉴相鉴频器、电荷泵、环路滤
波器和自调谐电路等组成。除了环路滤波器外，所有其它电路在片上实现。自
调谐电路用来克服压控振荡器的非线性和降低其增益，使得压控振荡器输出所
需要的振荡信号。
由粗调谐鉴相鉴频器和电荷泵 1 构成的自适应环路用于快速收敛；而精调
谐鉴相鉴频器和电荷泵 2 构成的传统锁相环路用于精细的调整。粗调谐回路对
应二阶环路滤波器，电阻 R2 和电容 C3 被旁通，有助于提高粗调谐回路的相位
裕度；而精调谐回路对应三阶环路滤波器，有助于在分数结构中更好地抑制杂
散信号和量化噪声。
不同的相差Φe 对应不同的工作状态（Φe 为鉴相鉴频器输入的相差）。当相差
Φe 小于粗调谐鉴相鉴频器的死区大小 Φd 时，注入到环路滤波器的电荷
Q = I f × | Φ e | ，If 为电荷泵 2 电流；若相差大于粗调谐鉴相鉴频器的死区大小Φd
时，注入到环路滤波器的电荷 Q = I f × | Φe | +Ic (| Φe | − | Φd |) ，Ic 为电荷泵 1 电流。
对于二阶或者三阶滤波器的 PLL 来说，环路带宽ωc 可以用式（4-1）近似表示：
I c h × KVCO × R1
ωc ≈ （4-1）
2π × N
Ich 为电荷泵电流，KVCO 为压控振荡器增益，N 为分频器分频比，R1 为环路滤波
33
器电阻。
当其它参数固定时，环路带宽ωc 是正比电荷泵电流 Ich 的。当相差Φe 大于粗
调谐鉴相鉴频器的死区大小Φd 时，两个环路同时工作，注入到环路滤波器的电
流为两个电荷泵电流的和。根据式（4-1），它意味着带宽增加，锁定加速。当相
差Φe 小于粗调谐鉴相鉴频器的死区大小Φd 时，注入到滤波器的电流变为 If，带
宽变窄，锁定过程减慢。当锁定到正确的频率后，仅仅窄带宽的环路工作。
为了避免各个模块之间通过电源线相互干扰，特别是数字电路部分对压控
振荡器的干扰，该频率合成器使用了三组不同的电源。为了降低 ΣΔ 调制器的数
字开关噪声通过衬底耦合对电荷泵的干扰[14]。版图设计上采用双阱隔离环以及
深 N 阱技术等，ΣΔ 调制器和鉴频鉴相器工作在不同的时钟沿。
大于
寄存
R计数器器1
比等于
自
调较控制器
谐寄存器小于
电器2
M分频器
路
自适应 N
回路粗调谐鉴电荷泵1
相鉴频器
fref
R2 S1 N比特
精调谐鉴电荷泵2
相鉴频器压控振荡器
传 R1 S2
C3
统 C2
锁 fdiv C1
相分频器
回 GND VDD/2
路
预分频器和
计数器
K sigma-delta
调制器
图 4.1 频率综合器的系统结构示意图
4.2 VCO
VCO 是频率综合器中一个最重要的模块，其相位噪声决定了频率合成器在
环路带宽之外的相位噪声性能。为了减小由于工艺波动、偏置、或者温度变化
34
引起的非线性，同时避免所设计的频率调谐范围远大于实际所需的范围而造成
过高的 VCO 增益，采用数模混合控制 VCO 的方法[50]。
VDD
放大器
C1
Vref Mp3
带隙 C2
电压源 C3
Mp1 Mp2
W/L b0 W/L
数字
调谐部分
b5 16W/L Cvar2 Cvar1

16W/L
vcontrol
L1 L2
图 4.2 压控振荡器的电路图
图 4.2 给出了本章的 VCO 电路图。L1 和 L2 采用了片上电感，它们均采用

2.17μm 厚度的顶层金属绕制而成，内圈半径为 60μm，金属线宽度为 10μm，金
属线间隔 2μm。每个电感的电感量约为 2.14nH，1.9GHz 时的品质因子约为 8，
电感的共模点接地，这时振荡器达到最大振荡幅度所需的最小电流约为 12mA。
MOSCAP 电容用作变容管，每一指宽度为 15μm，长度为 1μm。PMOS 管 Mp1
和 Mp2 组成互补耦合对补偿 LC 元件的损耗，相对于 NMOS 互补耦合对来说，
它具有更小的闪烁噪声。仿真表明：使用最小沟道长度 1.5~2 倍之间的晶体管可
以得到更小的相位噪声。晶体管 Mp3 是尾电流源，它选用了大 W/L 的晶体管。
电容 C3 提供到地的低阻抗通路，可以衰减尾电流产生的高频噪声成分，提高压
控振荡器的相位噪声性能。在 Mp3 的栅极引入滤波电容 C1 和 C2 来达到降低噪
声的目的。放大器的低通特性有助于抑制 VCO 高频噪声，其带宽约为环路带宽
的 10 倍，以避免其对锁相环路稳定性影响。Vref 由带隙基准电压产生，可以减
少温度，电压变化对压控振荡器输出幅度和相位噪声的影响。为了获得足够大
的频率调谐范围，该 VCO 引入了由数字信号控制的五组权电容，相邻的频率调
谐曲线有一定的重叠区域，权电容也采用 MOSCAP 电容实现。这种压控振荡器
35
结构有较大的电容调谐范围，其不足是电源抑制比和线性度较差。
4.3 分频器
4.3.1 系统结构
分频器电路结构如图 4.3 所示，它是反馈路径上唯一的模块。在锁定状态下，
分频比 N 和参考频率 fref 一起决定了 VCO 的输出频率。分频器主要包括模拟电
路预分频器（P/P+1）和数字电路可编程计数器等。吞脉冲形式的预分频器用来
减小可编程计数器的工作频率和获得一个等于参考频率的频率分辨率；而可编
程计数器用来获得一系列连续分频比。分频器是锁相环路中主要的消耗电流元
件之一，同时也限制了锁相回路最高的工作频率，因而它是分数锁相环频率综
合器中最复杂的部分。
mode
VCO 输出控制
P/P+1 到Ax或 Bx？
逻辑
/B
到PFD
M/A
＋
从三线接口
f ΣΔ
调制器
图 4.3 分频器的电路结构示意图
来自三线接口的信号选择整数或者分数工作模式，而 ΣΔ 调制器[14]产生分频
比的小数部分 fx。若工作在整数模式，来自三线接口的数据 M 和 A 直接作为/B
计数器的预置值 Mx 和 Ax；若工作在分数模式，来自三线接口的数据 M 和 A 同
ΣΔ 调制器的输出相加后，得到调制后的数据作为/B 计数器的预置值 Mx 和 Ax。
一旦分频器获得预置值，计数器/B 开始上计数。当计数到预置值 Ax 时，控制逻
辑使预分频比由 P+1 切换到 P；当计数到预置值 Mx 时，计数器/B 清零，一个
计数周期结束，计数器/B 重新开始计数。在这种结构里，控制逻辑用来改变预
分频器的分频比。输出信号的周期 Tout 可以看作输入信号的周期 Tin 的函数，正
如式（4-2）所示：
36
Tout = ( Mx ∗ P + Ax + fx) ∗ Tin （4-2）
为了获得连续的分频比，分频比 Mx > Ax + K ，K 为 ΣΔ 调制器输出的最小

值，且 Mx 的值必须大于 P，而 Ax 的值必须小于 P，因而最小的分频比为
P × ( P − 1) 。本文中预分频器的分频比 9/8，计数器/B 的预置值 Mx 为 8 位，而
Ax 为 3 位，因而连续的分频比范围为 56-2047。预分频器的分频比/8 或者/9 依靠
mode 信号来选择。
关键路径延时是一个主要的的问题，它限制了分频器最大的工作速度，进
而限制了锁相环路最高的工作频率。关键路径出现在预分频比是 9 的时候，与
关键路径有关的延时包括 9/8 预分频器延时，计数器中触发器的建立时间以及与
计数器有关的逻辑延时。同文献[51]中结构相比，图 4.3 结构减少了一个辅助计
数器，这意味着更简单的电路，消除了辅助计数器引起的延时，减少了关键路
径延时，从而有助于提高工作频率。
4.3.2 9/8 预分频器

如图 4.4 所示的 9/8 预分频器是分频器中的关键模块，包括 2/3 同步分频器
和/4 异步分频器。为了减少噪声/功耗和获得满幅电压输出，采用动态电路技术
来实现预分频器。异步的分频器由传统的 TSPC 动态分频器组成，为了提高工作
频率，同步分频器由改进的 TSPC[52]的触发器构成，并和 NAND 门合并在一起。
为了减少寄生电容，每个晶体管采用最小的沟道长度。在图 4.4 中，仅同步分频
器中的两个触发器工作在最高的工作频率，异步分频器中的触发器工作在较低
的工作频率，有助于降低功耗。
D1
Q D Qn
D2
clk clk
fin
mode
D Qn D Qn
clk Q clk Q fout
图 4.4 预分频器电路结构
37
4.3.3 /B 计数器
/B 计数器是一个 8 比特的可编程同步上计数器。它有一个 8 比特的可编程
控制字 Mx 和一个 3 比特的可编程控制字 Ax。当计数值达到 Ax 的预置值，/B 计
数器将会输出一个 mode 信号，从而改变预分频器的分频比。两个可编程控制字
通过三线接口设置预置值。为了消除杂散信号，/B 计数器的输出信号被锁存后
输出。
4.3.4 三线接口
三线接口包括标准的串行输入并行输出，移位寄存器和一些锁存寄存器。
它有三个输入信号：CLOCK，DATA 和 LE，正如图 4.5 所示。单比特数据在
CLOCK 的每个上升延输入到移位寄存器。当 LE 信号是高电平时，移位寄存器
的数据根据地址值被传输到锁存器中，直到 LE 信号是低电平，其时序如图 4.6
所示。表 4.1 为控制字映射图。移位寄存器的最高两位用作地址值。当地址位为
“10”时，用来设置参考分频器，分频器的两个控制字和各个模块的电源使能
信号；当地址位为“00”时，用来设置调制器输入控制字；当地址位为“01”
时，用来设置自调谐电路所需的控制字。
CLK 24
24 分频器
锁存器
DATA 串并 24 调制器
变换 CLK 锁存器
2
LE LE 24
控制锁存器自调谐
图 4.5 三线接口电路结构
数据合法数据
DATA LSB MSB
CLOCK
阻塞
LE 使能
图 4.6 三线接口时序图
38
表 4.1 控制字映射图
D D D D D
(24-25) (19-23) (11-18) (8-10) (0-7)
01 电源使能 A M 参考分频器
00 调制器
10 自调谐电路
4.3.5 输入缓存器和输出驱动器
VCO 输出的正弦波的静态工作点非零和小的摆幅，无法驱动后面的分频器，
因而需要设计低上升/下降时间的缓存器。一个 3 级缓存器如图 4.7(a)所示，静态
反相器串连在一起，尺寸逐渐增加，电阻用来提供偏置电压，电容用来起隔直
的作用。一个两级驱动器用来驱动鉴相鉴频器，它是由两个串联静态反相器组
成，尺寸逐渐增加，如图 4.7(b)。
vdd vdd
Mp1 Mp2 Mp3 Mp1 Mp2
in R R R out in out
C C C
Mn1 Mn2 Mn3 Mn1 Mn2

gnd gnd
(a) 输入缓存器 (b) 输出驱动器

图 4.7 输入缓存器和输出驱动器电路结构
4.4 电荷泵
电荷泵采用如图 4.8 所示的结构，它基于文献[53]中的电路，并做了一些较
大改进。电容 MC1 和 MC2 用来减少电容耦合和加快切换速度。为了获得高的
上下电流匹配性，图 4.8 所示的电荷泵采用反馈结构形式，使得输入能有效地跟
踪输出，从而实现高的上下电流匹配性。反馈网络由一个简单的差分放大器构
成，如果放大器增益足够大，且 M8=M1，M11=M7，M10=M9，M12=M3，那
么 VREF＝VOUT。如果 UP＝0，DN＝0，那么 I1＝I2＝I3。另外，如果 UP＝1，
DN＝1，那么 I1＝I2＝I4，即充放电流相等，与输出电压 VOUT 无关。这克服了
39
通常采用提高充放电电流源的内阻而降低了电荷泵输出范围的缺点，实现了上
下电流匹配。在自适应锁相环电路中，电荷泵必须能有效地关断，特别是在 en
＝1 时，M9 的栅极必须被拉到高电平，以避免 M9 管有倒灌电流，影响环路的
正常工作。MS1，MS2 和 MS3 构成启动电路来解决当节点 OUT 输出为零时放
大器输出为高，电荷泵无法启动的问题。当节点 OUT，REF 电压为零，放大器
输出为高电平，MS2 截止，MS3 导通，M10 和 M9 导通，OUT 电压上升。一旦
REF 的电压大于 MS2 的阈值，MS2 导通，启动电路停止工作。为了使启动电路
不影响电荷泵的电压输出范围，MS2 采用零阈值的 MOS 管。最后，放大器和
M9，M3 构成了正反馈，但是 M3 和 M1 工作在开关状态，且节点 OUT 同环路
滤波器相连，无法在 OUT 点形成振荡。
vdd
en
vddpe UP
MC2
MS1 M12 vdd M3
en
MS3 M10 M9
C2 I3
I1 C1
MS2 OUT
Idc REF 放大器 I4
I2
M5 M11
M7
en
M6 MC1
M8 M1
vddpe
gnd
DN
图 4.8 电荷泵电路图
图 4.9 曲线显示了电荷泵 1 的电流与电压关系。在 0V-1.3V 的范围内，电流

失配小于 0.1%。在饱和电压范围内，输出电流有个斜率。这表明在输出电压变
化的时候，输出电流有一定的变化。不过，对于电荷泵来说，电流失配远比电
流增益变化影响大，因为后者仅仅影响相位裕度，而前者对频谱纯度有直接的
40
影响。图 4.10 显示了电荷泵的线性度，这是和前级的鉴相鉴频器联合仿真的，
通过选择合适的复位路径延时，电荷泵不存在死区。图 4.11 显示了电荷泵中闭
环的稳定性分析，明显可知，在所有的输出电压范围内，该电荷泵都是稳定的。
图 4.9 电荷泵的电流匹配特性
图 4.10 电荷泵的线性度
图 4.11 电荷泵的稳定性分析
41
4.5 鉴相鉴频器
当接近锁定的时候，仅仅精调谐鉴相鉴频器工作。为了消除死区且电路简
单，采用动态触发器[54]且在复位路径上加延时，如图 4.12。
vdd
fref
up
gnd
vdd
fdiv
dn
gnd
图 4.12 精调谐鉴相鉴频器电路结构
图 4.13(a)为粗调谐鉴相鉴频器，也采用动态触发器实现。其输出信号状态
由输入信号上升边沿决定。当参考信号 A1 超前反馈信号 B1 时，输出 QA 为高，
将被紧接着的反馈信号 B1 的上升沿复位。当信号 B1 超前参考信号 A1 时，输
出信号 QB 置高，将被紧接着的 A1 信号的上升沿复位。
delay2
X
QA A1
vdd
A1 QA’ B1
Δt
QA'
X td
vdd
B1 QB'
QB’ Y td
QB QA
Y QB
(a) 电路结构 (b) 时序图

图 4.13 粗调谐鉴相鉴频器电路结构及其时序图
42
延时 delay2 用于产生一定脉宽的信号，用于定义死区，时序图如图 4.13(b)。
此时，假设 A1，B1 信号的相差为 Δt，A1 信号超前 B1 信号，延时 delay2 产生
td 宽度的信号。
当 A1 信号和 B1 信号的相差大于由 delay2 定义的死区宽度 td 时，
粗调谐鉴相鉴频器与精调谐鉴相鉴频器一样，通过控制后级的电荷泵输出电流
来控制 VCO，从而加速建立过程。一旦 A1 信号和 B1 信号的相差小于由 delay2
定义的死区宽度 td 时，粗调谐鉴相鉴频器的输出 QA，QB 为低电平，电荷泵 1
被关断，无需切换环路滤波器模块和外面的控制信号，环路参数调整连续发生，
实现了环路带宽的平滑自动切换，使得环路锁定时工作在窄的带宽，有助于获
得高的相位噪声性能。
4.6 自调谐电路
数字调谐电路用来控制 VCO 的数字输入，如图 4.1 所示。开关 S1 和 S2 是
用来在调谐开始时打断正常的 PLL 环路。当上电或者复位时，将启动自调谐电
路，N 比特长度控制字初始化到中间值，在 N 次调谐达到最优值时调谐停止。
如果需要在分频比改变的时候重新启动自调谐电路，通过三线接口输入自调谐
使能信号。在调谐过程中，开关 S1 断开，S2 开通，VCO 的模拟输入端是一个
。FM 为 fref 信号经过 M 分频后的信号。R 计数器
固定的参考电压（电源的一半）
在 FM 的一个周期内对 Fdiv 信号进行计数，紧接着的寄存器 1 和 2 定义了 VCO
工作范围。R 计数器 1 的计数结果同寄存器 1，2 中寄存的数做对比。若大于寄
存器 2 中的数，意味着频率过高，需增加电容值；反之，若小于寄存器 1 寄存
的数值，频率过低，需减少电容值；若 R 计数器计数的结果落在寄存器 1 和 2
之间，说明输出频率落在需要的范围，停止自调谐。整个调谐过程如图 4.14 所
示。为了消除初始相位的影响，R 计数器的计数长度必须足够长。为了避免出现
稳定性问题，需要考虑两个方面：首先，因 R 计数器的计数长度是有限的，若
fref 的周期过长，以至 R 计数器计数到最大值后，重新从零开始计数，这样会导
致 R 计数器出现错误的计数结果。这要求 R 计数器达到最大值后，停止计数；
其次，若分频比 N 设置不当，超出 VCO 能工作的范围，启动自调谐电路时，可
能出现反复调谐不能稳定的现象，这要求有种机制，能在有限次自调谐后，关
断自调谐电路。寄存器 1 和 2 以及分频器中的数值都设置为可编程形式，提高
了算法的灵活性。最后，该电路可应用于复位自调谐和信道切换自调谐，若应
43
用于复位自调谐，自调谐相当对 VCO 的初始化过程，不影响系统实际工作时的
信道切换时间。若应用于信道切换自调谐，锁定时间应包括自调谐所需的时间。
为了便于测试 VCO，可以通过三线接口对 VCO 控制位直接赋值。
否
自校正外部校正
是
初始化
是停
运行范围
？止
否
是
最大校正次
数？停止
否
二进制搜索
图 4.14 自调谐过程图
图 4.15 显示了上电复位时以及在 30us 后通过三线接口重新输入自调谐使能

信号时 VCO 控制位变化情况，自调谐电路在这两种情况下都能正常工作。
图 4.15 调谐过程中 VCO 控制位的变化
44
4.7 带隙基准
带隙基准电路完全在片上实现，主要是服务于电荷泵和压控振荡器，如图
4.16。M1~M2，以及 M3~M4 均为相同的 mos 管。这种结构的带隙基准电路主
要存在两个问题：启动问题和稳定性。启动电路的根源主要来自 M1-M4 构成的
环路存在两个平衡点问题。当两个支路电流为零时，环路也保持在平衡状态，
导致整个电路无法启动。Ms1-Ms4 构成启动电路来解决无法启动问题。当 X1 和
X2 为高的时候，Ms3，Ms4 启动，X2 的电压下降，一旦 X2 的电压降到一定程
度，Ms4 关断，实现了启动功能。M1-M4 构成的环路如果参数选择不当，可能
导致正反馈，这是不希望的。常用的做法是插入电容 M5，抑制正反馈的产生。
其对温度工艺的变化仿真曲线为图 4.17 所示，在-40－80 度的范围内，输出电压
的变化小于 0.004V。启动特性如图 4.18 所示，电压源能够在电源电压缓慢升到
1.6V 以后开始正常工作。
VDD
M3 M4 M5
Ms1 Ms4
X1 X2
Vout
VDD
M1 M2
Ms2 X M5 Y
R1 R2
Ms3 A nA A
Q1 Q2 Q3
GND
图 4.16 带隙基准核心电路
图 4.17 带隙基准的温度/工艺特性
45
图 4.18 带隙基准的启动特性
4.8 环路滤波器
环路滤波器是频率综合器中的一个重要模块，它决定了频率综合器的很多
重要特性如锁定时间、环路带宽、相位噪声等。为了有效抑制三阶 ΣΔ 调制器的
高频噪声，降低基底干扰以及功耗，采用无源的三阶滤波器；为了使环路获得
最短的建立时间，环路的相位裕度设置在 50 度左右[55]；为了有效抑制杂散电平，
使第三个极点位置小于调制器的转折频率。设计过程可分为以下几个步骤[56]：
1）确定 VCO 的增益 Kvco，电荷泵电流 Icp；
1
2）选择合适的相位裕度，根据 PM max ≈ tan −1 ( 1 + b ) − tan −1 ( ) 计算 b 值；
1+ b
1+ b
3）根据应用的要求选择合适的过零点频率 ωc ，并根据 τ = 计算 τ 值；
ωc
τ2
4）选择合适的杂散抑制比，从而确定的关系，进而确定 τ 2 ；
τ
I p K vco b C1
5）根据式 ( ) ≈ 2 b + 1 确定 C1 电容的值，这里分频比 N 取最大的
2π N b + 1 τ
可能值；
C1
6）根据 τ = R1C1 ， τ 2 = R 2C 3 ，以及 b =
确定其它电阻电容参数，如果
C 2 + C3
电阻的值无法满足环路性能要求，回到第 5 步，重新确定 C1 值，直到满足设计
要求；
7）基于 verilogA 建立一套相位域模型，并通过 spectre 仿真，调整设计参数，最
46
终确定这些参数值。
表 4.2 列举了一组环路参数。图 4.19 显示了频率综合器稳态特性，仿真是
基于相位域模型的。自适应回路和传统回路同时工作时，带宽为 460k，而当自
适应回路关断时，带宽变为 100k，两种情况下相位裕度都在 50 度左右。这说明
自适应回路能有效拓宽带宽，而对稳定性影响很小。
表 4.2 环路参数
参数值参数值
C1 830pF R2 4KΩ
C2 28pF Ifp/Icp 200μA/1.2mA
C3 50pF KVCO 60MHz/V
R1 5.2KΩ BW 100KHz
(a) 无自适应回路 (b) 有自适应回路

图 4.19 有无自适应回路的 Bode 图
4.9 测试结果
4.9.1 版图和测试板
图 4.20 显示了芯片裸片图，其面积为 1.7mm×2.2mm，共有 32 个焊盘，消

耗的电流约为 20mA。图 4.21 是改进版的芯片图，面积为 1.5mm×1.7mm，共有
21 个焊盘，消耗的电流约为 19mA。所有的输入/输出，以及电源焊盘都加入了
ESD 保护电路，每个焊盘及其 ESD 保护电路占用的面积约为 70μm×130μm，射
频焊盘及其 ESD 的面积约为 57μm×70μm。两者主要不同是图 4.20 有更多的测
47
试点，图 4.21 中设计的 VCO 与图 4.2 不同，采用 NMOS 交叉耦合对来提供负
阻，在共模接地点引入了一个滤波电感，这样改动的目的是使 MOSCAP 变容管
工作在更宽的频率调谐范围和提高频率-控制电压的线性度。图 4.22 是测试电
路板，它由两块电路板组成：接口板和频综测试板。接口板采用北京朗波芯微
公司（RFIC）设计的公共平台板，其主要功能是将 PC 上的并口数据变换到所需
要的电平，因而可以通过计算机读写来修改频率综合器内部的控制字。频综测
试板通过一个并口同公共平台板相联，获得所需的控制字。为了防止模块之间
互相干扰，共有四组电源，分别为 VCO/预分频器、鉴相鉴频器/电荷泵、数字
电路以及有源晶振供电，并在靠近芯片的位置加滤波电容滤波。采用四层射频
板，上下两层走信号线，而中间两层为电源和地。共有六个 SMA 头，可以测试
VCO，预分频器和可编程分频器的输出。所有电阻电容采用表贴封装形式，有
利于更换。
图 4.20 芯片图
图 4.21 芯片图(改进版）
48
图 4.22 测试电路板
4.9.2 VCO 测试结果

VCO 的测量主要分为两部分：频率调谐范围和输出频谱。由于本设计采用
了五组 MOSCAP 电容，共有 32 个子带频率。为了简单，只给出了控制字为
“00000”，“10000”和“11111”时频率，对应着最小，中间和最大三个子带频率，
如图 4.23，图 4.24 所示。图 4.23 显示总的频率调谐范围为 1.58GHz-2.16GHz，
其频率-控制电压的线性关系不好，这对于高频谱纯度的频率综合器设计是不利
的。图 4.24 显示了改进版 VCO 总的频率调谐范围为 1.39GHz-2.0GHz，线性度
明显提高，但子带频率低于图 4.23 显示的相应子带频率，这主要是设计改进版
VCO 的时候，将变容管的指数有意降低所致。两个 VCO 的输出功率都为-1dBm
－1dBm，考虑到测试路径上的损耗，实际输出功率应该更大。图 4.25 显示了
VCO 相位噪声，在 600kHz 的位置为-124dBc/Hz，在 1MHz 的位置为-131dBc/Hz。
测量的频率调谐范围和仿真结果基本一致，而 VCO 相位噪声仿真结果和测试结
果的误差在 3dB 以内，这表明工艺库提供的模型是精确的，且仿真时采用的负
载模型也是基本符合实际情况的。表 4.3 显示了与文献中 VCO 性能比较，在综
合考虑输出频率，调谐范围和功耗的指标，本设计性能是较好的，可以满足
1.5GHz-2.0GHz 频率范围内大多数通信标准对 VCO 性能要求。
49
图 4.23 VCO 的频率调谐范围
图 4.24 VCO 改进版的频率调谐范围
50
图 4.25 VCO 输出的相位噪声
表 4.3 与文献中 VCO 性能比较
VCO 调谐工艺
f0(GHz) 功耗（mW）相位噪声
设计范围（μm）
[57] 1.8 30% 0.25 18 -123dBc/Hz@1MHz
[58] 2.0 16.15% 0.18 3.8 -118dBc/Hz@1MHz
[59] 1.9 26.5% 0.35 2(bondwire) -120.5dBc/Hz@600kHz
[60] 1.8 12% 0.18 6.5 -121dBc/Hz@600kHz
[61] 1.8 11% 0.6 7.3 -120dBc/Hz@1MHz
[62] 1.8 28% 0.25 32 -127.5dBc/Hz@600kHz
[63] 1.8 30% 0.5 18 -120dBc/Hz@1MHz
[64] 1.8 73% 0.18 10 -126.5dBc/Hz@1MHz
-124dBc/Hz@600kHz
本工作 1.8 30％ 0.18 18
-131dBc/Hz@1MHz
4.9.3 分频器测试结果
分频器的测试主要是验证在开环条件下预分频器和可编程分频器能否正确
51
分频。图 4.26 显示了 VCO 输出频谱；图 4.27 显示了预分频器输出频谱；图 4.28
显示了可编程分频器输出频谱。由于预分频器和可编程分频器的输出缓存器的
驱动能力较小，它们输出信号幅度相对较小。图 4.26-4.28 的输出频谱表明预分
频器最大工作频率可达 2.17GHz，可编程分频器最大工作频率>262MHz，和仿
真结果基本一致。
图 4.26 VCO 输出频谱(2.16GHz)
图 4.27 预分频器输出频谱（262MHz）
52
图 4.28 可编程分频器输出频谱（21.9MHz）
4.9.4 整体测试结果
锁相环路的整体测试主要包括两部分：静态性能测试和动态性能测试。静
态性能主要关注频谱纯度。图 4.29 和图 4.30 为锁定状态下 VCO 的输出频谱，
分频比分别对应 100.5 和 100，频率可以正确地锁定到需要的频率。图 4.31，图
4.32，图 4.33 为输出相位噪声测量结果，参考频率为 19.2MHz。图 4.31，图 4.32
中带宽为 100KHz，输出频率为 1.6656GHz，1.6659GHz。在 1MHz 的频偏位置，
相位噪声<-119dBc/Hz，杂散<-70dBc。图 4.33 中带宽为 20KHz，输出频率为
1.439GHz，在 1MHz 的频偏位置为-124dBc/Hz，杂散<-80dBc。图 4.34 为有粗调
谐回路时锁定过程，此时的带宽约为 100KHz。在 19.2MHz 的跳频步长下，所需
的锁定时间<100μs；而没有粗调谐回路时，在同样的跳频步长下，所需的锁定时
间>300μs，如图 4.35。图 4.34 和图 4.35 表明粗调谐回路能缩短锁定时间达 200μs。
该频率综合器应用于 PHS 前端电路中，表 4.4 列举了测试结果和所需性能指标
的对比（此时环路带宽约为 100KHz）。除了相位噪声，其它性能指标基本满足
性能要求。因为开环时 VCO 的测试结果基本满足 PHS 系统应用的要求，而闭环
53
相位噪声没有达到预期的效果，主要原因有以下几点：
关键信号线走线没有很好隔离，版图对称性不是很好；
过多采用片外元器件，比如片外的环路滤波器以及一些控制电荷泵电流
的外接电阻，这使得电路板本身耦合一些噪声到芯片里面；
数字模块和模拟模块没有很好地隔离，当数字电路使能时，能明显观测
到载波两侧的噪声上升。
表 4.4 测试结果和 PHS 指标的对比
PHS 指标测量结果
相位噪声（dBc/Hz@1MHz） -126 -119
建立时间（μs） 100 <100
杂散（dBc） -70 <-70
消耗的电流（mA） - 19
电源（V） - 1.8
频率分辨率（Hz） 300k <10
图 4.29 锁定时 VCO 输出频谱（分数模式）
54
图 4.30 锁定时 VCO 输出频谱（整数）
图 4.31 1.6659GHz 闭环相位噪声
55
56
图 4.34 有粗调谐回路锁定过程
图 4.35 无粗调谐回路的锁定过程
57
4.10 小结
本文实现了一个基于 PHS 应用的 ΣΔ 分数频率综合器。自调谐电路减小了
VCO 的非线性，可在较低的压控振荡器增益下获得一个大的频率调谐范围，有
助于提高相位噪声。而自适应结构使得锁相环路在较窄的静态带宽下获得相对
更快的建立时间。仅用一个计数器实现了吞脉冲分频器。该频率综合器用 0.18μm
CMOS 工艺实现，各个模块的设计都针对噪声性能进行了优化，测试结果表明：
建立时间<100μs、相位噪声<-119dBc/Hz@1MHz、杂散<-70dBc、频率调谐范围
>600MHz、功耗约 34mW、面积<1.7mm×1.5mm。
58
第 5 章一个应用于 IEEE 802.11a/b/g WLAN 的分数频率综
合器
本章提出了一个应用于 IEEE 802.11a/b/g WLAN 的具有自适应调谐算法的

分数频率综合器结构。自适应调谐算法的目的是为了克服 VCO 的非线性，从而
能在一个小的 VCO 增益下获得一个宽的频率调谐范围，这使得 VCO 控制线的
干扰变小，因而减少了频率综合器输出频率的噪声。调谐算法引入自适应控制
是为了使 VCO 能快速收敛到合适的子带频率。建议的自调谐结构能单独应用在
频率综合器中，也能作为频率锁定的辅助电路。
5.1 自调谐的基本问题
5.1.1 自调谐的定义
传统调谐的宽带 VCO 如图 5.1 虚线所示。大的 VCO 增益极易把其控制线上
的噪声转变成相位噪声，进而影响 PLL 的性能，特别在深亚微米 CMOS 工艺下，
电源电压比例降低，过大的增益使得全集成的 VCO 成为收发机实现的瓶颈问题。
为了在低的 VCO 增益下获得足够的频率调谐范围，引入自调谐。自调谐是是一
种数模混合实现宽带 VCO 的方法，其宗旨是有效地扩大 PLL 的频率调谐范围，
同时不降低 PLL 的相位噪声性能。自调谐实际上是把 VCO 较宽的频率调谐范围
分成一系列增益较小，两两之间有交叠的曲线，工作曲线的切换通过算法实现，
从而工作在较大的频率范围，正如图 5.1 所示的一组平行曲线。
N=m
通过算法
频率
传统调谐曲线
N=0
电压
图 5.1 VCO 自调谐定义
59
5.1.2 自调谐的必要性
一般来说，VCO 等效电路如图 5.2。该电路的振荡频率近似为：
1
f0 = （5-1）
2π LC (V )
R
-R
图 5.2 VCO 的等效电路
以频率范围在 890MHz-960MHz 的 GSM900 链路为例，假定 L ， C 的波动

ΔL% = 2% ， ΔC % = 10% ，可得：
f 0,min = f min ⋅ (1− ΔL%)(1− ΔC%) = 836(MHz)

（5-2）
f 0,max = f max ⋅ (1+ ΔL%)(1+ ΔC%) = 1017(MHz)
需要的频率调谐范围：
1017− 836
频率范围= = 14.67%
926.5
（5-3）
C(V ) max f 0,max 2 1017 2
=( ) =( ) = 1.47
C(V ) min f 0,min 836
而文献[65]提到用于无线通信中的变容管应该满足：
C (V ) max
< 1.38 ，其 Q > 50 （5-4）
C (V ) min
表 5.1 频段划分和对应的变容比
标号频率范围变容比
1 836MHz-896MHz 1.14
2 896MHz-956MHz 1.13
3 956MHz-1017MHz 1.13
60
要实现较大的调谐范围，采用传统的调谐技术是难以实现的，必须引入自
调谐技术。通过三组电容将上面提到的 GSM900 频率范围分为三段，如表 5.1
所示。显而易见，采用自调谐方法后对变容管的要求降低了，容易实现，若将
频率范围分成更多的段，对变容管的变容比要求将进一步降低。
5.1.3 常用频段选择技术
用于自调谐电路的电容有 MIM 电容和 MOSCAP 变容管两种，二极管类型
的变容管不适合自调谐电路。自调谐电路所采用的频段选择技术可分为两大类
型。第一种需要开关；而第二种无开关，对背靠背连接的 MOSCAP 变容管施加
高低电平可实现不同的电容。为了简便起见，每种调谐方案只画出自调谐部分
一个支路，忽略 VCO 电路的其它部分。
第一种类型有图 5.3 三种常见类型：
(a) 双电容双开关 (b) 双电容单开关 (c) 双电容单开关

图 5.3 第一种类型的自调谐电路
图 5.3(a)是一种较常用的结构[66]，两个开关用同一个电压控制，变容管也可用
MIM 电容代替，实现自调谐时，开关会影响 VCO 的性能。图 5.3(b)[67]在版图设
计中不易实现版图对称，开关也会影响电路的性能，但与电容并联的开关对电
路的影响相对较小。图 5.3(c) [68]能降低开关断开时寄生电容对电路的影响，但电
路设计相对复杂。
第二种类型有图 5.4 三种常见结构：
(a) 双电容 (b) 四电容 (c) 三电容

图 5.4 第二种类型的自调谐电路
图 5.4(a)利用变容管的频率随电压变化的特性工作，此时控制电压只有高低电平，
只适合 MOSCAP 变容管。它不存在电容节点悬空的问题，但 VCO 电路 C-V 曲
线线性度不好[69]，影响相位噪声性能。图 5.4(b)提高了 C-V 曲线的线性度[69]，
因而提高了 VCO 的相位噪声性能，但这是以牺牲调谐范围为代价的。图 5.4(c) [65]
61
改善 C-V 的非线性特性，提高了 VCO 的相位噪声性能，但也限制了频率调谐范
围。
在实现自调谐电路时，选择合适的结构形式需要在各种结构中权衡。若采
用第一种类型的自调谐电路，电容一般采用 MIM 电容，需要开关控制，可以避
免变容管的弱点，但是存在开通电阻和关断电容问题，调谐范围较小；若采用
第二种调谐方式，MOSCAP 电容的调谐范围比较大，但是 C-V 曲线线性度较差，
Q 值在调谐范围内有一定的波动，存在 AM-FM 转变的问题。对于 MIM 加开关
实现方式，调谐范围与相位噪声性能关系是矛盾的，若追求性能，开关尺寸越
大越好，但是过大的尺寸，导致开关寄生电容很大，限制了频率调谐范围；反
之若追求调谐范围，开关尺寸越小越好，以减少寄生电容，这导致相位噪声变
差。对于 MOSCAP 电容，主要的限制是工艺提供的 MOSCAP 电容较大，且对
数值很小的 MOSCAP 电容的准确建模比较困难，因而频率分辨率不能很高。
5.1.4 传统的自调谐电路
图 5.5 显示了传统的自调谐电路分类，分成两大类型：数模混合型和全数字
型。
从环路 CLK
滤波器模拟到压控
状态机
比较器振荡器
(a) 数模混合型
参考频率 CLK 到压控

状态机振荡器
分频器输出控制器
(b) 全数字型
图 5.5 传统自调谐电路分类
数模混合型如图 5.5(a)[70－72]，模拟比较器定义了环路滤波器的输出电压的工
作范围。一旦 VCO 的控制电压超出工作范围，压控振荡器的数字控制位开始变
化，直到输出正确的工作频率。每变化一次需要的时间等于锁相环的锁定时间。
62
另外，当分频比变化时，环路滤波器控制电压波动较大，有可能使自调谐回路
误动作，调谐到错误的值。文献[73]提出一种改进结构，没有误动作问题，但是
调谐速度比较慢，只适合复位或者上电时自调整，而不适合信道切换时自调整。
[74－78]
全数字型如图 5.5(b) ，校正开始前通过一对互补开关断开 PLL 环路 VCO
模拟控制线，设置控制器初值，通过比较两个频率的快慢来调整 VCO 的控制位。
一旦调谐完成，自调谐电路停止工作，启动模拟锁相环路。为了避免初始相位
的影响，两个计数器的计数长度必须足够长。
5.2 建议的系统结构
5.2.1 基本结构
建议的基本结构如图 5.6 所示，主要包括压控振荡器、预分频器（/P）、数
模转换器（DAC）、环路滤波器以及自校正电路等。因为设计一个 1GHz 以上数
字自校正电路工作是相当困难的，故采用预分频器来降低自调谐电路的工作速
度。VCO 采用数模混合控制的方法来满足两方面要求：宽的频率调谐范围和低
的 VCO 增益。数字调谐是用来调谐频率到合适的子带频率；模拟调谐是用来产
生需要的频率；而环路滤波器是为了消除 ΣΔ 调制器的高端噪声。这种结构的主
要思想是产生一个正比于 VCO/预分频器瞬态输出频率的数字控制字，并将数字
控制字同另外一个数字控制字（也就是频率控制字（FCW））比较，比较的结果
驱动后级电路调谐 VCO 到正确的频率。FCW 是个数字控制字，由 M 和 ΣΔ 调
制器的输出决定，M 决定 FCW 的整数部分，而 ΣΔ 调制器产生 FCW 的分数部
分。
本段叙述了环路的基本原理。通过对 VCO/预分频器的输出信号在 fref 的一
个周期内计数，数字鉴相鉴频器可以测量参考频率（fref）和 VCO/预分频器输
出（fdiv）的频/相差。数字鉴相鉴频器的输出包括 fref 和 fdiv 之间的频/相差和
up/dn 信号，用作紧接着的加法器和计数器的控制字。加法器输出初始置位于中
间值，其最高位用作“借位”或者“进位”信号。当加法器的内容超出定义的
范围，加法器复位到中间值，同时“进位”或者“借位”信号置高电平。当“进
位”为高时，计数器的输出加 1，VCO 的数字控制字加 1；当“借位”为 1 时，
计数器的输出减 1，VCO 的数字控制字减 1。加法器输出“借位”或者“进位”
的结果是 PLL 的输出频率切换到一个新的子带频率范围。加法器的低位部分输
63
出分为两路：一路送入到数模转换器，转化成模拟电压来控制 VCO 的调谐电压；
一路加延时后返回加法器输入端口，实现加法器的累加功能。峰值检测用来检
测计数器的计数值是否到达极限值。当计数值到达极限时，VCO 的控制字冻结，
这意味着分频器的分频比已经超出了工作范围。
调制器自调谐
f
M
up/dn
计 N
fref FCW 峰值
c/b 数检测
加器
OSC /M 数字鉴法数模环路
相转换滤波 VCO
器
鉴频器器器
fdiv 延时
自适应
控制
预分频器(/P)
图 5.6 基本结构电路图
5.2.2 频率锁定辅助结构
基本结构的主要缺点是锁定过程较慢，这主要是数字鉴相鉴频器有限的计
数值和 ΣΔ 调制器输出引起的。如果计数值太小，它不容易消除计数值初始相差
的影响，且限制了一个给定的锁定时间内可获得的频率分辨率，调制器将不得
不花一个更长的时间来获得需要的平均分频比。如果计数值太大，它将导致一
个长的锁定时间。FCW 是个受 ΣΔ 调制器输出调制的数据，当瞬态频率非常接
近 FCW 时，因为低的增益，不容易跟踪所需的动态分频比。解决方法是将这种
调谐结构作为传统 PLL 的频率锁定辅助电路，如图 5.7。
VCO 用一组数字控制字来定义子带频率范围。FCW 频率控制字同时送入到
数字鉴相鉴频器和可编程分频器。自调谐电路用来安排正确的子带频率，而 ΣΔ
调制器用来产生分数分频比，并将噪声推到高端频率。当上电或者复位的时候，
两个环路同时工作，自调谐环路对传统环路影响很小，锁定时间主要同传统的
锁相环路有关。为了加速锁定过程，采用了第 4 章中减小锁定时间的方法即改
变带宽的方法。鉴相鉴频器 2 和电荷泵 2 构成了粗调谐环路，用于快速收敛；
而鉴相鉴频器 1 和电荷泵 1 构成了精调谐环路，用于精细的调整。自调谐过程
64
是自动启动的，无需外部的使能信号，也不需要传统调谐电路中的一对互补开
关来断开传统的回路。在基本结构中，加法器输出的低位通过数模转换送往环
路滤波器，生成 VCO 模拟控制电压。而在频率辅助结构中，VCO 的模拟控制电
压不是来自加法器的低位，而是将电荷泵的电流输出通过低通特性的环路滤波
器得到的。
f M
调制器 up/dn
FCW c/b 计数峰值
分频器 fref 器
OSC 加法检测
（/M）数字鉴相鉴频器器
延 N
自适应控制时
自调谐
传统 FCW
可编程 fdiv 预分
分频器 vco
频器(/P)
up
鉴相 If 环路 vcontrol
电荷泵1
鉴频器1 down 滤波器
up1
鉴相 Ic
电荷泵2
鉴频器2
down1
图 5.7 频率锁定辅助结构电路图
5.3 线性模型
图 5.8 显示了频率综合器锁定状态下基本结构的线性模型。数字鉴相鉴频器
的传递函数为 KaN/ωref （ωref 为参考角频率），累积器被当作一个积分器 1/s，
F(s)是环路滤波器传递函数，KVCO 为 VCO 增益，KDA 为数模转换器的增益。该
系统的开环增益可以表示为：
Ka ⋅ K VCO ⋅ K DA ⋅ F ( s )
H (s) = （5-5）
ω ref ⋅ s 2
在原点处有两阶极点，属于类型 II 锁相环结构。环路的特性主要由滤波器特性
决定，Ka 是与数字鉴相鉴频器有关的增益，当工作在自适应模式，Ka 的值比较
大，而工作在正常模式时，Ka 的值比较小。Ka 的值是正比于环路带宽的，因而
可以通过动态地调整 Ka 的值来加速锁定过程。图 5.9 显示了环路传输函数的一
65
个 Bode 图。
ωref
N/ωref Ka 1/s KDA F(s) KVCO/s
ωfeedback ωout
/N
图 5.8 基本结构线性模型
图 5.9 环路传输函数的 Bode 图
5.4 电路模块
5.4.1 VCO
VCO 采用如图 5.10 所示的结构。为了确保一个足够大的频率调谐范围，引

入 5 位数字控制位，相邻的频率调谐曲线有些重叠区域，且选用由 Mn1 和 Mn2
组成的 NMOS 交叉耦合对来补偿振荡器件 LC 的电阻损耗。理论上为了降低功
耗，必须选用尽可能大的电感，但是 SMIC 0.18μm 工艺提供的最小变容管的指
数>=4，而最大振荡频率超过 4GHz，故所需的电感不可能太大。本 VCO 选用的
片上电感 L1，L2 的值约为 1.2nH，它的 Q 值在 3.8GHz 的时候约为 8，采用差
分电感的实现方式。为了降低闪烁噪声，采用 PMOS 管 Mp1 作为偏置电流管，
且有一个大的宽长比用来滤波。电感 L3 用来尾电流滤波，仿真表明加入 L3 后
能提高 3dB 的噪声性能，引入 L3 的代价是增加了版图面积。为了便于观测偏置
电流对相位噪声的影响，通过在片外调谐电阻来实现改变偏置电流的目的，其
66
缺点是片外的噪声会耦合到芯片内部。为了使电路设计简单，采用推挽式放大
器实现输出缓存器。
VDD
Vb C1 Mp1 C3
C2
L1 L2
Cvar2 Cvar1
W/L b0 数字
调谐
Mn1 Mn2
16W/L b5
L3
图 5.10 VCO 核心电路结构
5.4.2 预分频器
预分频器采用单模结构，跟普通的双模或者多模结构不同，它使得设计相
对简单，但是代价是频率分辨率降低为双模结构的 1/P（P 为分频比）。分数结
构的频率分辨率由预分频器和 ΣΔ 调制器的输入序列长度决定，故可以通过改变
调制器的输入来获得所需要的频率分辨率。
vdd
Mp1 Mp2
gnd gnd
DFF DFF
Mn1 Mn2 D Mn3 Mn4

D
CK ckn ck
gnd
图 5.11 电流模逻辑电路结构
预分频器工作在>4GHz 的工作频率，普通的动态电路技术达不到这个速度，
故采用电流模逻辑（CML）电路单元实现预分频器。如图 5.11 所示的电流模逻
辑电路由两个动态触发器（DFF）组成。对于 DFF 而言，其工作过程分成两个
67
阶段：跟踪阶段和锁存阶段。在跟踪阶段，Mn1 和 Mn2 组成的差分对是使能的，
充当差分放大器。在锁存阶段，电流源产生的电流转移到差分对 Mn3 和 Mn4，
差分对 Mn3 和 Mn4 以交叉耦合的方式连接到高阻抗输出节点，形成一个正反馈，
使得一个初始的小差分电压被放大到一个较大的电平。Mp1 和 Mp2 主要起电阻
的作用，工作在线性区。预分频器由 5 级 CML 级连而成，为了降低功耗，晶体
管尺寸采取逐级减小的设计方式。
5.4.3 数字鉴相鉴频器
数字鉴相鉴频器如图 5.12 所示，用来鉴别参考频率（fref）和预分频器输出
频率（fdiv）之间的频/相差。通过对 fdiv 信号在 fref 的一个周期内上计数，计数
器可以鉴别 fref 和 fdiv 的频/相差。计数器的输出正比于 VCO/Prescaler 的输出频
率，而比较器的输出正比于相差。比较器的输出可以简单地表示为
ΔΦ out = KaΔΦ in ，这里 ΔΦ in ， ΔΦ out 为输入输出相差，Ka 为增益（当相差大于
比较器预先设定的阈值时，Ka 较大；而当相差小于预先设定的阈值时，Ka 较小）。
en 信号是复位信号，其时序如图 5.13 所示：fref 信号首先被 fdiv 信号整同步，
然后其输出 fs 信号反相后同 fref 求与，就生成了 en 信号。这种数字鉴相鉴频器
的不足之处是 en 信号会引入初始相差的问题。
计数比较去加法器
器器
fref en
fs 自适应
fdiv D
增益控制
图 5.12 数字鉴相鉴频器电路结构
fref
fdiv
fs
fs
en
图 5.13 en 信号时序图
68
5.4.4 数模转换器
如图 5.14 所示为一个 11 位电压模 R-2R 阶梯数模转换器。Vref 是参考电压，
而 di（i=1,2,…n）是 n 比特二进制数，用来转化模拟电压。如果电阻和开关是理
想的，从 i 点向右看的阻抗是 2R，而 di 的电压被削弱到 1/2i，输出和输入控制
位的关系为：
Vdac = (d1 2 −1 + d 2 2 −2 + ⋅ ⋅ ⋅ + d n 2 − n ) × Vref （5-6）
其后的跟随器起隔离作用。积分非线性和微分非线性是 DAC 中最重要的静态指

标，这些指标可以在锁相环路中动态调整，因而不是最重要的，相对而言转换
的单调特性更重要。图 5.15 显示了单调特性，因为跟随器的影响，该 DAC 只适
合工作在 0.4-1.4V 范围内。
Vdac i R n
R R
Vout
2R 2R 2R 2R 2R
d1 d2 d3 dn
Vref
图 5.14 数模转换器电路结构
图 5.15 数模转换器的线性度
5.4.5 ΣΔ 调制器
本章采用的 ΣΔ 调制器如图 5.16 所示：
69
2
Y
0.37 Σ
量化
Σ Σ D Σ D Σ D
5 器
k_in
图 5.16 ΣΔ 调制器电路结构
其噪声传递函数为：
(1 − z −1 ) 3
H n ( z) = （5-7）
1 − z −1 + 0.375 z −3
为了避免数字乘法，系数{2,1,0.375}可以通过移位和简单的加法实现，显而易见
这种结构满足因果性条件。
图 5.17 的根轨迹图表明噪声传递函数的极点位于单位圆内，满足小信号稳
定性条件。其低 Q 值的极点使得高频噪声能量降低，输出电平减小，有助于抑
制基底和数字噪声耦合。而传统的 MASH1-1-1 结构三个极点都位于 z 平面的原
点处，其高 Q 值的极点使得 MASH1-1-1 结构量化噪声很差，对基底噪声和 PFD
的开通时间非常敏感。大信号稳定性不易预测，经验研究[14]表明如果通带增益
是有限的，就能满足大信号稳定性条件。根据噪声传递函数式（5-7）可知该调
制器满足大信号稳定性条件。
图 5.17 噪声传递函数的根轨迹图
70
图 5.18 分频比为 N+1/2+1/4 时输出频谱纯度
图 5.19 分频比为 N+1/16 时频谱纯度
ΣΔ 调制器主要面临着三方面问题：1)当分频比接近整数时，分数杂散出现；
2)通过非线性系统的噪声折叠；3)输出序列的自相关性可能不好。仿真主要针对
这三个方面。图 5.18 为分数分频比为 0.75 时输出频谱，没有观察到明显的杂散
信号。图 5.19 显示了分数分频比接近整数时，杂散出现。进一步仿真表明采用
低位多位加抖动时，杂散能量减小，这表明多比特抖动能提高杂散性能，其代
71
价是频率分辨率降低。比如，调制器有效字长为 21 位，最低位加抖动，频率分
辨率为 fref/220，最低 7 位加抖动，则频率分辨率为 fref/214。多比特抖动可能会引
入不希望的宽频域噪声，因而低位多位抖动输出常加一个简单高通滤波器滤波。
图 5.20 分频比为 N+1/16 时通过二阶非线性系统的频谱输出
图 5.21 输出序列（分频比为 1/2+1/4）
72
调制器本身没有线性度问题，但是在锁相环路里，其数字信息通过鉴相鉴
频器转变成模拟域的相差，因而存在噪声折叠问题。PLL 环路任何位置的非线
性都可能使得量化噪声折叠到带内。为了分析 PLL 环路噪声折叠影响，使调制
器输出通过一个二阶非线性系统：
y = x + ax 2 （5-8）
当系统存在一个 1％的失配时，杂散和带内噪声迅速上升，如图 5.20 所示。这

表明非线性严重影响了杂散性能和带内噪声。图 5.21 显示了调制器输出序列，
分频比设置为 1/2+1/4，最低 7 位加抖动，绝大多数值集中在 0，1 和 2，仅有非
常少数值为-1。
图 5.22 显示了序列自相关估计功率谱输出。序列为 4000 个采样样本，分数
分频比为 1/2+1/4。输入字长为 21 位。自相关估计基于如下式：
N −1
1
Rx(n) =
N
∑ X ( m) ⋅ X ( m + n )
m =0
（5-9）
N 为序列长度，X 为随机系列。进一步仿真表明：当有效输入字长小于 16 比特
时，自相关估计频谱出现相关性尖峰，这些尖峰导致杂散电平，是不希望的。
这说明本节提出的结构最小输入控制字长度为 16 位。表 5.2 列举了建议结构主
要性能，并同传统 MASH1-1-1 结构做了简单对比。
图 5.22 输出序列自相关估计（分频比为 1/2+1/4）
73
表 5.2 调制器结构性能对比
结构 MASH1-1-1 建议的结构
稳定性稳定稳定
杂散电平差好
稳定输入范围 0-1 0.26125-1.6725
输出电平几乎 8 电平最多 4 电平
量化噪声（带内）好一般
量化噪声（带外）差好
5.5 测试结果
5.5.1 版图和测试板
所设计的频率综合器采用 SMIC 0.18μm CMOS 工艺进行制造，芯片照片如
图 5.23 所示。共有 23 个焊盘，每个焊盘都有 ESD 保护，每个电源，地和中低
频的焊盘及 ESD 占有的面积为 75μm×170μm，而射频焊盘占有的面积略小。芯
片面积为 1.5mm×1.7mm，总体功耗为 20mA 电流。频综测试板如图 5.24 所示，
通过计算机并口控制片内的寄存器。与第 4 章的频综测试板类似，采用四层板，
并用多组单独电源供电，且测试板插入 RFIC 公司所设计的公共板。晶振频率为
19.2MHz。它可以测量基本结构和辅助结构这两种工作模式，共有三个 SMA 头，
可以测试 VCO 和预分频器输出。
图 5.23 芯片照片
74
5.5.2 VCO 测试结果
VCO 的测量主要分为两部分：频率调谐范围和输出频谱。由于采用了五组
MOSCAP 电容，共有 32 个子带频率。为了简单，只给出了控制字为“00000”，
“10000”和“11111”时的频率，如图 5.25。它对应着最小，中间和最大三个子带频
率，总的频率调谐范围为 2.5GHz-4.1GHz，和仿真结果基本一致。输出功率约在
-8dBm--10dBm 之间，相位噪声<-126dBc/Hz@1MHz,如图 5.26 所示。
图 5.25 VCO 频率调谐范围
75
图 5.26 VCO 输出的相位噪声（输出频率 3.24GHz）
5.5.3 预分频器测试结果
预分频器主要验证分频比是否正确。图 5.27 和图 5.28 表明：分频比为 32
的单模预分频器能正确工作，最大工作频率>4.0GHz，消耗的电流约为 6mA。
图 5.27 VCO 输出频谱图（输出频率 4GHz）
76
图 5.28 预分频器输出频谱图（输出频率 125MHz）
5.5.4 整体测试结果
整体测试主要测试输出频谱和锁定时间。图 5.29 和图 5.30 显示了闭环时的
相位噪声，在 1MHz 频偏位置小于-115dBc/Hz，杂散小于-90dBc。图 5.31 显示：
在频率辅助结构环路中，环路不到 500μs 就锁定到需要的频率（32MHz 的跳频
步长）。表 5.3 列举了测量结果和 IEEE 802.11a/b/g WLAN 指标的对比，所设计
的频率综合器性能指标基本满足要求。
表 5.3 测试结果与设计指标的对比
802.11a/b/g 测量结果
相位噪声（dBc/Hz@1MHz） -110 <-115
建立时间（μs） - <500
杂散 -70 -90
消耗的电流（mA） - 20
电源（V） - 1.8
频率分辨率（Hz） 1M <320
频率调谐范围（GHz） 3-4 2.5-4.1
77
图 5.29 闭环相位噪声（输出频率 3.256GHz）
图 5.30 闭环相位噪声（输出频率 3.287GHz）
78
图 5.31 频率辅助结构的锁定过程
5.6 小结
本章提出了一种应用于 IEEE 802.11a/b/g WLAN 的分数频率综合器结构。自
适应调谐电路用来克服片上 VCO 的非线性，从而在小的 VCO 增益下获得较大
的频率调谐范围，其自适应控制使得 VCO 能迅速收敛到正确的子带频率。基于
0.18μm CMOS 工艺实现了一个频率综合器，所有的模块在系统级和电路层次进
行了优化，测试结果表明：建立时间<500μs、相位噪声<-115dBc/Hz@1MHz、杂
散<-90dBc、频率调谐范围 2.5GHz-4.1GHz、功耗<36mW、面积<1.7mm×1.5mm。
测试结果基本满足设计要求。
79
第 6 章杂散减少技术和 Buffer 相位校正方案
本章首先介绍了一种基于电荷平均概念的杂散减少技术，它能降低杂散信
号能量达 30dBc，适合应用在高性能分数结构中。接着讨论了用于零中频收信机
方案中的正交相位校正方案。其主要的原理是将正交相差转变为电容上的电压
变化，电容电压变化驱使控制器调谐可变延时缓存器（VDB）到正确的控制字。
它消除了传统的校正方案对温度，工艺和电压波动敏感的问题。
6.1 杂散减少技术
6.1.1 基本原理
分数分频器如图 6.1 所示，主要由预分频器（M/M+1）和累加器组成。
fin fdiv
M/M+1
进位
k-b
累加器
图 6.1 分数分频器
分数分频器的原理是在一些时间里（比如 k 个周期），分频比为 M+1；在另

外一些时间里，分频比为 M （比如 n-k 个周期, n>k），产生一个平均分数分频比
N=M+k/n，这里 M，k 和 n 是整数。这种结构在频率综合器的输出产生相当多的
杂散。分数杂散的根源是分频比的波动，换句话说，参考频率和分频器输出之
间相差的波动。因为分频比在 M 和 M+1 之间周期的切换，PFD 的输出和 VCO
的控制电压也周期波动，这种电压波动被 VCO 上变换到 VCO 输出频率两侧，
以杂散电平的形式出现。然而，在锁定状态下，平均相差在一个循环里可能为
零，例如，在图 6.2 里，为了获得一个 1/3 分数分频比，预分频器在连续的三个
周期里，一个周期分频比为 M+1，在另外两个周期里分频比为 M，在一个循环
80
里，平均相差和相差的和均为零，这是本节方案依据的原理。
图 6.2 当分频器分数分频比为 1/3 的时序图
6.1.2 传统方案
基于 6.1.1 节原理的传统方案[79]如图 6.3 所示，主要由四个电流源和四个采
样电容组成，同样的 up/dn 信号用来控制每个电流源，每个电流源有 1/3 总的电
流。在锁定状态下，在 3Tref 个周期内每个采样电容存储来自电荷泵电荷，然后
在紧接着的下一个周期内泵入到环路滤波器，连续三个时钟周期内相差和为零，
因而环路滤波器上电压在 3Tref 周期是不变的，正如图 6.4 所示。仿真和测量结果
表明这个方案对减小分数杂散是非常有效的，然而它也存在一些问题。第一个
问题是 up/dn 信号输出延时差异，正如图 6.3 所示，PFD 的输出用来驱动四个电
流源，从 PFD 到不同的电流源的路径在版图级层次不容易做到同步，这将引入
新的杂散。第二个问题是电流源的失配，由于工艺，温度和老化的原因，各个
电流源的电流可能不是 1/3 总的电流，这会引起电压波动，以致分数杂散重新出
现。最后，仿真结果是基于理想模型，没有包括任何非线性影响，因而仿真可
信度不高。
b<0> bn<0>
Ic/3 电荷
C0 存储
up/dn
b<1> bn<1>
fref Ic/3
C1
PFD Vctrl
fdiv
b<2> bn<2>
Ic/3 环路滤波
C2
器
b<3> bn<3> 电荷
Ic/3 泵入
C3
图 6.3 传统的电荷平均方案
81
Tref
ref
b<0>
b<1>
b<2>
b<3>
电荷存储电荷
泵入
图 6.4 电荷平均方案工作原理
6.1.3 改进方案
图 6.5 为改进方案，主要由四个采样电容（C1-C4）和四对开关（b<0>-b<3>）
组成，其工作原理与传统方案一样，适合 1/3 分数频率。与传统方案相比，所需
要的电荷泵减少到一个，电路设计复杂性降低，版图面积也相应减少。在传统
方案里，总的电流为 4Ic/3，然而在改进方案里总的电流为 Ic ，因而节省了 IcVdd/3
的功耗，这里 Vdd 是电源电压，Ic 是电流源电流。除此之外，up/dn 信号仅控制
一个电流源，因而能容易地消除 PFD 输出延时差异，由延时差异引起的杂散也
能很好地抑制。最后，每个采样电容均等地被注入 1/3 总的电流，不存在传统方
案中的电流失配问题。
b<0> bn<0>
电荷
C0 存储
b<1> bn<1>
fref
C1
PFD Ic Vctrl
fdiv
up/dn b<2> bn<2>
环路滤波
C2 器
b<3> bn<3> 电荷
泵入
C3
图 6.5 改进的电荷平均方案
82
为了减小对建立时间的影响，采样电容远小于环路滤波器电容。另外，如
图 6.6 所示，当环路是在捕获模式时，电荷泵运行在正常模式，这意味着电荷平
均电路没有切入电路，在锁定到需要的频率后，环路切换到电荷平均模式，在
一些瞬态过程后，环路锁定到正确的频率，因而对锁定时间的影响减轻了。
b<0> bn<0> bn<0>

b<0>
C0 C0
b<1> bn<1> bn<1>

b<1>
fref fref
C1 C1
fdiv PFD/ Vctrl PFD/ Vctrl
Ic fdiv Ic
b<2> bn<2> bn<2>
环路 b<2>
滤波环路
C2 C2 滤波
器
器
b<3> bn<3>
b<3> bn<3> 电荷
泵入
C3 C3
捕获模式电荷平均模式
环路锁定后
图 6. 6 电荷泵工作模式切换
Vin R12 Vout
C13 R11
C12
C11
图 6.7 环路滤波器结构
建议的方案采用三阶环路滤波器，正如图 6.7 所示。相位裕度可以表示为式

（6-1）：
C11 π
Φ max ≈ 2 ⋅ arctan 1 + − （6-1）
C12 + Csample 2
83
这里 Csample 是采样电容。在捕获模式，仅有一个采样电容被切入环路，然而
在传统模式下，有三个采样电容被切入环路。根据式（6-1），在环路其它参数没
有改变时，建议的方案有助于提高环路的相位裕度。
6.1.4 仿真验证
为了验证建议的方案对频谱纯度的影响，设计了一个简单的锁相环频率综
合器，正如图 6.8 所示。参考频率为 0.9MHz，电荷泵电流为 800μA，VCO 有一
个 1.64GHz-1.70GHz 频率调谐范围，所有的模块基于 verilogA/verilog 语言描述。
fref b<0> bn<0>

鉴相环路滤压控
鉴频器电荷泵
波器振荡器
en b<4:0> b<4>
控制器 bn<4:0> bn<4>
fdiv
M/M+1
图 6.8 包含电荷平均电路的锁相环电路图
图 6.9 描述了压控振荡器控制电压的变化，当环路从捕获模式切换到电荷平
均模式，环路在一些瞬态过程锁定到正确的频率。图 6.10 显示了有或者没有电
荷平均方案的频谱纯度的仿真结果,在仿真中，噪声是被包括在模型里。图 6.10(a)
显示了没有电荷平均电荷泵的仿真结果，杂散是显而易见的，能观察到接近
-80dBc 的分数杂散，而在图 6.10(b)，(c)里，杂散被抑制到-110dBc 以下。图 6.10
表明，通过引入电荷平均的方法，理论上能完全消除杂散信号，考虑了环路模
块非线性影响，改进方案也能降低杂散能量达 30dBc。图 6.11 显示了建议方案和
传统方案的相位裕度，与传统方案相比，当环路其它参数不变时，环路的相位
裕度有所提高。
图 6. 9 锁相环路的锁定过程
84
(a) 没有电荷平均
(b) 有传统的电荷平均
(c) 有提高的电荷平均
图 6. 10 有或者没有电荷平均时的环路频谱纯度
6.11 传统结构和改进结构的相位裕度
85
6.2 Buffer 相位校正方案
在射频前端中，正交产生是非常重要的。典型地说，只有相位精度小于 1o 才
能保证系统性能不受相位误差影响，然而，由于基带电路产生的不平衡性和本
振信号的限制[80]，实际的正交相位精度不如想象那么好，因而相位校正变得非
常必要。前人就这个问题进行了很多研究。在文献[81]里，校正过程需要来自基
带芯片的支持。文献[82]面临的问题是高的工作频率和可能的稳定性问题。文献
[83]的校正电路独立于基带芯片，然而它对工艺，电压的波动非常敏感，另外，
QPD 和电荷泵的失配可能使校正过程产生误动作。本节的主要贡献是提出了一
种应用于零中频收信机的正交相位校正方案。主要的思想是将正交相差转化成
电容上的电压变化，然后电容电压变化驱动控制器调谐缓存器相位到正确的控
制字。它是数字可控的，对温度，工艺电压波动不敏感。在接下来的部分，深
入讨论系统结构和对应的模块电路，并仿真验证，且部分电路流片测试。
6.2.1 系统结构
建议的结构如图 6.12 所示，类似文献[84]中的调谐滤波器结构。为了减轻线
性度和宽带的要求，相位调谐应用在 LO 路径，而不是信号路径。在校正模式，
LNA 不工作，开关 S1 开通，发信机注入一个频率稍微不同于 LO 频率的正弦信
号（Vcal）到混频器。控制器开始通过 S3 开关复位电容上的电压到 VDD/2，然
后 S2 开关闭合，启动了校正电路。QPD 开始鉴别正交相位和同相相位的相差，
它输出一个电压信号，正比于 QPD 输出相差，驱动紧接着的电荷泵电路，电荷
泵的输出电流转换成电容上的电压。一旦电容上的电压超出 VH 和 VL 定义的范
围，up 或者 dn 信号出现了上升延，控制器在时钟下相应地调谐 N<5:0>到合适
的控制字。Vs 电压被立刻复位到 VDD/2，同时设置了下一个校正步的初始值。
一旦校正工程结束，开关 S1 和 S2 关闭，同时 LNA 恢复工作，而 VDB 的控制
字冻结。整个校正过程的时序图如图 6.13。比较器是用来鉴别控制电压是否超
出所定义的阈值范围 VH~VL，为了避免电容上不需要的纹波引起比较器误动，
两个比较器有超过 100mV 的滞回环。建议的校正方案的开环传递函数近似为：
I
H (s) ≈ （6-2）
2π (C1 + C 2) s
这里 I 是电荷泵电流，因而校正速度可以通过改变电荷泵电流和 C1，C2 电容值。
86
由于泄漏电流的影响，太小的电荷泵电流可能引起大的电流失配，影响正交调
谐精度，然而太大的电流也是不合适的，将导致大的功耗。
基带
相位自校正方案 I
clk
低噪声放大器 cal_en
VDB
Vin 滞环
0
N<5:0>
比较器 vs vin 电 U Q
LO 控 up 荷 P
制 S3 S2
90 updn C2 C1 泵 D
器 VH
S1 D
VDB 延时
Vcal dn VL VDD/2
从发信机
Q
基带
图 6.12 零中频收信机中的相位自校正方案
Vs
VDD/2
N<5:0>
相差
阶段 1 阶段 2 阶段 3 阶段 4
图 6.13 自校正过程的时序
6.2.2 QPD
QPD 如图 6.14(a)所示，它由两个鉴相鉴频器（PFD）组成，由两个输入信
号的上升延触发。如图 6.14(b)所示，当 I 信号超前 Q 信号，输出 UPx 置高，直
到 Q 是高电平，这时 UPx 复位到零，UPx 信号被反相，用来打开紧接着的电荷
泵的 PMOS 开关；当 Q 置高时，输出 DN 是高电平，直到 I 变成低电平，这时
DN 复位到低电平。缓存器是用来转变正弦输入信号到方波，互补的传输门是用
来消除输出路径上的延时差异，而延时门是用来消除死区。由于该设计是采取
边沿触发的形式，与文献[83]相比，没有占空比变化引起的失配问题。同相信号
87
经过缓存器后，一路送入控制器做为时钟信号，而另一路经过传输门送给触发
器。
I clk UPx UP
D I
缓存器
reset
延时
Q Q
D
UP
A D
inv
reset
B DN
DN
D
(a) 电路图（b) 时序图

图 6.14 QPD 电路图和时序图
6.2.3 控制器
控制器框图包括计数器和二进制搜索算法，如图 6.15 所示，主要用来实现
二进制搜索算法和消除电荷泵电流失配。计数器的时钟信号是 clk 信号，复位信
号是 updn 信号。即使没有正交相差，由于电流失配存在，校正过程将在一个较
长时间内误启动，因而可能的最大计数值应该满足式（6-3）.
Δi
× N max × T < (V H − V L ) / 2 （6-3）
(C1 + C 2 ± ΔC )
这里 Δi 是可能电荷泵电流失配，T 是 clk 信号的周期，ΔC 是电容失配， N max 是

计数器可能的最大计数值。如果最大的计数值已经超出了式（6-3）定义的 N max ，
en 信号置“0”，二进制搜索算法的输出冻结。避免了电荷泵失配引起的误调谐过
程。
clk 计数器
en
updn
up 二进制 N<5:0>
dn 搜索算法
图 6.15 控制器原理图
88
二进制搜索算法由连续逼近寄存器构成， updn 是时钟信号，输出控制字
N<5:0>的最高位是符号位。二进制搜索过程开始于控制字的第二位，当复位的
时候，控制字初始置“1`10000”。如果 up=0 和 dn=1，当前控制字置高，而下一
位控制字置高，比如 1`10000→1`11000；如果 up=1 和 dn=0，当前控制位被复位
为零，而下一位控制字置高。这个过程持续，一直到最后一位控制位被设置。
一旦最后一位控制位被设置，校正过程结束。
6.2.4 VDB
图 6.16 显示了 VDB 的核心电路，用来驱动混频器的 LO 端口，它是基于文
献[85]，并做了一些简化。电路的输出是不同延时的两条路径的和，其传递函数
如式（6-4）：
Vo ( s ) g m1
= ( g m 2 + g m 3 )(ro 2 // ro 3 ) − ( g m 2 + g m 3 )(ro 2 // ro 3 ) （6-4）
Vin ( s ) g m 2 + sC 0
这里 gmi 是晶体管 Mi 的跨导，roi 是晶体管 Mi 的输出电阻。如果 RL=ro2//ro3，

gm=gm2+gm3，gm1=2gm0，式（6-4）变成如式（6-5）所示的全通滤波器传递函数：
g m0
s−
Vo( s ) C0
= g m RL （6-5）
Vin( s ) g
s + m0
C0
vdd vdd
C0 C0 M3 M3 M3 M3
M0 M0 R R R
C M2 M2 M2 M2 R
C
vop C
vin vip von C
M1 M1
vdd
1x 2x 4x 8x 16x
b0 b1 b2 b3 b4
gnd
图 6.16 VDB 的核心电路.
89
相位校正能通过改变 gm0 的值来实现，这里 gm0 与晶体管的偏置电流有关，
因而相位调整能通过轻微改变偏置电流来实现。本节 VDB 采用 5 位控制字来改
变偏置电流，它有一个大约 0.25 度的相位步长，和一个总的约 8 度相位调谐范
围。图 6.17 显示了两个 VDBs 在不同的控制字下的相位调谐范围。
图 6.17 两个 VDB 的正交相移
6.2.5 仿真结果
除了控制器是用 verilog 语言描述，其它模块都是基于 SMIC 0.18μm CMOS

工艺实现，一个延时模块插入 Q 路径，用来产生一个 I 和 Q 之间的相位差。图
6.18 显示了校正过程 IQ 之间的相差变化，整个校正过程共花了约 160μs，正如
图 6.19 所示。两个 VDB 在 L 波段消耗总的电流<10mA，仿真结果证明了相位
校正方案的正确性。
图 6.18 校正过程的相差
90
图 6.19 校正过程 Vs 电压变化
6.2.6 部分版图和测试结果
本节对图 6.12 中的两个 VDB 进行了流水验证，它是基于 SMIC 0.18μm CMOS
工艺进行制造，并应用在北京朗波芯微公司（RFIC）的 DTV（数字电视）项目
中。裸片照片如图 6.20 所示，共实现了三个不同频段的 VDB，对应着 L 波段，
VHF 波段和 FM 波段。三个波段 VDB 采用相同的电路结构，但晶体管尺寸不同，
消耗的电流不同。由于没有单独的测试点，无法单独测试，只能对基带电路输
出的相位测量来验证 VDB 是否具有调相的功能。芯片面积为 1.0mm×1.5mm，L
波段总消耗的电流约为 10mA，而 VHF 波段和 FM 波段消耗的电流约为 5mA。
测试板采用 RFIC 公司设计的前端测试板，如图 6.21 所示。图 6.22 和图 6.23 显
示不同控制字所对应的正交相差，信号周期约为 24μs，相位调谐范围约为 10 度，
略大于图 6.17 的仿真结果，这表明了所设计的 VDB 能正确地工作。
图 6.20 芯片照片
91
图 6.22 正交相位（控制字 0’00000）
92
图 6.23 正交相位（控制字 1’11111）
6.3 小结
6.1 节主要讨论了一种改进的电荷平均方案，并同传统结构做了对比，它能
有效减小版图面积和降低功耗，且降低杂散信号能量达 30dBc。6.2 节讨论了一
种可变延时 Buffer 正交相位校正方案，通过改变偏置电流离散地调整相位，克
服了由于温度，工艺和偏置变化引起的非线性问题。仿真和测试表明可变延时
缓存器能正确地工作，消耗的电流在 L 波段时小于 10mA，正交相移范围约为
10 度。
93
第 7 章结论
本论文研究了适合无线射频应用的 ΣΔ 分数频率综合器的一些关键技术，完
成了以下工作：
1. 从系统级角度分析了频率综合器设计过程中大量设计问题/考虑。这包括环
路滤波器设计，电路模块选取和关键的性能指标问题（比如杂散电平、量化
噪声、带内/带外相位噪声以及频率分辨率和精度等）。
2. 提出了一套锁相环行为级 verilogA/verilog 模型，并应用在一个 ΣΔ 分数频率
综合器中。Cadence SpectreVerilog 仿真结果表明：该行为级模型能加速锁相
环路的仿真速度，并能预测相位噪声，杂散和建立时间等，因而能在设计的
初始阶段了解锁相环基本模块的电路特性，有助于系统级层次的设计优化。
仿真结果和原型电路测试结果基本吻合，验证了模型的有效性。
3. 设计和实现了一个自适应，自调谐的分数频率综合器，VCO 采用模拟和数
字调谐技术实现，引入自适应环路来进行环路的自动调整，吞脉冲分频器仅
需要一个可编程计数器。基于 SMIC 0.18μm 工艺实现了一个应用于 PHS 的
分数频率综合器，测试结果表明：建立时间 <100μs 、相位噪声
<-119dBc/Hz@1MHz、杂散<-70dBc、频率调谐范围>600MHz、功耗约 34mW、
面积<1.7mm×1.5mm。
4. 讨论了自校正的基本问题，并提出一种基于自适应调谐算法的锁相环结构。
建议的结构既能单独应用在锁相环路中，也能用作锁定过程的辅助电路模
块。基于 SMIC 0.18μm 工艺实现了一个应用于 IEEE 802.11a/b/g WLAN 的分
数频率综合器，测试结果表明：建立时间 <500μs 、相位噪声
<-115dBc/Hz@1MHz、杂散<-90dBc、频率调谐范围 2.5GHz-4.1GHz、功耗
<36mW、面积<1.7mm×1.5mm。
5. 提出一种改进的杂散减少技术，它使得传统方案中的电荷泵的数目减少到一
个，而没引入新的杂散电平，且消除了各个电荷泵之间的电流失配。仿真表
明该方案能降低杂散信号能量达 30dBc，适合应用在高性能锁相环中。
6. 提出一种正交相位可校正方案，且提出了一些革新的电路，比如正交鉴相器，
可变延时缓存器等。这种数字调谐方案考虑了电荷泵失配的影响，对工艺，
温度和电压不敏感。测试结果表明可变延时缓存器模块能正确地工作，可以
94
获得<10 度的正交相移范围，消耗的电流在 L 波段<10mA。
在以上研究的基础上，需要进一步展开的工作包括：
1. 设计一些新型的高 Q 值电感，进一步提高 VCO 的噪声性能。
2. 更多的数字电路，更少的模拟电路是锁相环频率综合器的发展趋势，因而全
数字频率综合器将是下一步的研究方向。
3. 通信标准的演化要求频率综合器易于移植、向上兼容、硬件共享和设计可重
用，从而能快速推向市场而获得成功，因而下一步研究目标将是如何设计通
用的超宽带，高性能的频率综合器。
4. 进行基底噪声理论和减少技术的研究，使得多噪声的数字电路对噪声敏感的
模拟电路的干扰有所减小，从而提高系统的噪声性能。
95
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104
致谢
衷心感谢导师王志华教授对本人的精心指导，他的言传身教将使我终生受
益。
在与美国 RFIC 公司的合作研究期间，马槐楠博士给予了大量指导。另外，
程皓，陈永聪等工程师给予我很多有益的建议和帮助，在此一并表示诚挚的感
谢。
在论文工作过程中，实验室的吴恩德、姚金科、刘弘等也给予了我热
情的帮助与支持，在此一并表示感谢。
感谢电子系老师和同窗好友的关心与支持，感谢所有帮助过我的朋友
们！
声明
本人郑重声明：所呈交的学位论文，是本人在导师指导下，独立进行研究
工作所取得的成果。尽我所知，除文中已经注明引用的内容外，本学位论文的
研究成果不包含任何他人享有著作权的内容。对本论文所涉及的研究工作做出
贡献的其他个人和集体，均已在文中以明确方式标明。
签名：日期：
105
个人简历和在学期间发表的学术论文
个人简历
黄水龙，男， 1975 年 8 月出生于湖北省通城县。 1998 年 7 月取得南

京航空航天大学飞行器制造工程专业工学学士学位。2002 年 7 月取得华中
科技大学电机和电器专业工学硕士学位。2002 年 9 月进入清华大学电子工
程系攻读电路和系统专业博士至今。
已发表和待发表的学术论文
[1] Shuilong Huang, Zhihua Wang. System design considerations of

highly-integrated ΣΔ fractional-n frequency synthesizer ( 已被 Journal of
Circuits, Systems, and Computers 杂志录用, 该杂志被 SCI 检索).
[2] Shuilong Huang, Zhihua Wang. Phase self-calibrated scheme for zero-IF
receiver, Analog Integrated Circuits and Signal Processing, 2007, 51(1): 33-37.
[3] Shuilong Huang, Zhihua Wang. Behavioral modeling and simulation of

fractional-n frequency synthesizer (已被 Analog Integrated Circuits and Signal
Processing 杂志录用, 该杂志被 SCI 检索).
[4] Shuilong Huang, Zhihua Wang. An improved charge-averaging charge-pump

scheme, Analog Integrated Circuits and Signal Processing, 2007, 51(1):45-49..
[5] Shuilong Huang, Zhihua Wang. Modeling and simulation to the design of ΣΔ
fractional-n frequency synthesizer, Design, Automation and Test in
Europe(DATE’2007), Nice, France, 2007, 291-296 (该会议被 EI 检索).
[6] Shuilong Huang, Zhihua Wang. A fast 1.9 GHz fractional-n/integer frequency
synthesizer with a self-tuning algorithm, IEEE Asia Pacific Conference on
106
Circuits and Systems, Singapore, 2006. 203-206 (该会议被 EI 检索).
[7] Shuilong Huang, Zhihua Wang. A dual-slope PFD/CP frequency synthesizer

architecture with an adaptive self-tuning algorithm, IEEE International
Symposium on Circuits and Systems（ISCAS’2007）, New Orleans, USA, 2007,
3924-3927.
[8] Shuilong Huang, Zhihua Wang. A generic programmable divider, 北京大学学

报(自然科技版), 2007, 43(1): 109-112 (EI Compendex 检索号 071210503901).
[9] 黄水龙, 马槐楠, 王志华. 一个自调谐, 自适应的 1. 9GHz 分数/整数频率

综合器，电子学报， 2005, 34(5): 669-773 (EI Compendex 检索号
063110043181).
[10] 黄水龙, 王志华. 快速建立时间的自适应锁相环电子与信息学报，

2007, 29(6) ： 14921495 .
[11] 黄水龙，王志华.一种高性能的全差分电荷泵设计, 电子器件, 2006,

29(4):1053-1057 (EI Compendex 检索号：070410389129).
[12] 黄水龙 , 王志华 . 一种新的 PLL 自调谐方案 , 微电子学 , 2006,

36(4):447-449 (该杂志为中文核心期刊).
[13] 黄水龙, 王志华.自调谐 VCO 频段选择技术比较和设计, 半导体技术,

2005, 30(10): 54-57 (该杂志为中文核心期刊).
[14] 黄水龙, 王志华. CMOS 分数频率综合器的设计技术, 微电子学, 2005,

35(4): 394-399 (该杂志为中文核心期刊).
107

CMOS ΣΔ分数频率综合器的若干关键技术研究 黄水龙

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CMOS ΣΔ分数频率综合器的若干关键技术研究 黄水龙

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CMOS ΣΔ 分数频率综合器的若干

Dissertation Supervisor : Professor Wang Zhihua

Frequency synthesizer is a key block in the wireless transceiver. There

Key words: Fractional-n frequency synthesizer; Phase-locked loop; Phase

1.1 论文的研究背景 .......................................................................... 1

1.2 频率综合器的定义和分类 ............................................................ 1

1.3 收发信机中的频率综合器 ............................................................ 2

1.4 论文的主要贡献 ............................................................................ 3

1.5 论文各部分的主要内容 ................................................................ 4

2.3 环路参数选择 ................................................................................ 7

2.4 模块电路选择 ................................................................................ 9

2.4.1 ΣΔ调制器 ......................................................................... 9

2.4.2 鉴相鉴频器 .......................................................................... 10

2.4.3 电荷泵 .................................................................................. 10

2.5 性能参数考虑 .............................................................................. 14

2.5.2 量化噪声 .............................................................................. 14

2.5.3 带内相位噪声 ...................................................................... 15

2.5.4 带外相位噪声 ...................................................................... 16

2.5.5 精度和分辨率 ...................................................................... 16

3.1 抖动和杂散 .................................................................................. 19

3.2 混合仿真流程和策略 .................................................................. 20

3.3 基于 VERIOGA/VERILOG 的电路模型设计 .................................. 22

3.3.1 OSC 模型 ............................................................................. 22

3.3.2 鉴相鉴频器模型 .................................................................. 23

3.3.3 电荷泵模型 .......................................................................... 24

3.3.4 VCO/分频器模型 ................................................................ 25

3.4 仿真和测试结果 .......................................................................... 29

第 4 章 一个基于 PHS 应用的分数频率综合器设计和实现............. 33

4.1 系统结构 ...................................................................................... 33

4.3 分频器 .......................................................................................... 36

4.3.1 系统结构 .............................................................................. 36

4.3.2 9/8 预分频器 ........................................................................ 37

4.3.3 /B 计数器 ............................................................................. 38

4.3.4 三线接口 .............................................................................. 38

4.4 电荷泵 .......................................................................................... 39

4.5 鉴相鉴频器 .................................................................................. 42

4.6 自调谐电路 .................................................................................. 43

4.7 带隙基准 ...................................................................................... 45

4.8 环路滤波器 .................................................................................. 46

4.9 测试结果 ...................................................................................... 47

4.9.1 版图和测试板 ...................................................................... 47

4.9.2 VCO 测试结果..................................................................... 49

4.9.3 分频器测试结果 .................................................................. 51

4.9.4 整体测试结果 ...................................................................... 53

第 5 章 一个应用于 IEEE 802.11A/B/G WLAN 的分数频率综合器 59

5.1 自调谐的基本问题 ...................................................................... 59

5.1.2 自调谐的必要性 .................................................................. 60

5.1.3 常用频段选择技术 .............................................................. 61

5.1.4 传统的自调谐电路 .............................................................. 62

5.2 建议的系统结构 .......................................................................... 63

5.2.1 基本结构 .............................................................................. 63

5.2.2 频率锁定辅助结构 .............................................................. 64

5.3 线性模型 ...................................................................................... 65

5.4 电路模块 ...................................................................................... 66

5.4.2 预分频器 .............................................................................. 67

5.4.3 数字鉴相鉴频器 .................................................................. 68

5.4.4 数模转换器 .......................................................................... 69

5.4.5 ΣΔ 调制器 ............................................................................ 69

5.5 测试结果 ...................................................................................... 74

5.5.1 版图和测试板 ...................................................................... 74

5.5.2 VCO 测试结果..................................................................... 75

5.5.3 预分频器测试结果 .............................................................. 76

5.5.4 整体测试结果 ...................................................................... 77

CMOS ΣΔ分数频率综合器的若干关键技术研究黄水龙

CMOS ΣΔ分数频率综合器的若干关键技术研究黄水龙

第 4 章一个基于 PHS 应用的分数频率综合器设计和实现............. 33

第 5 章一个应用于 IEEE 802.11A/B/G WLAN 的分数频率综合器 59

Ref Ref 环路滤压控振 Out

图 3.11 显示了 VCO 控制电压的波形，分频比为 43.4375 和