Machine Translated by Google

Chương 5 Digitallogic

mục tiêu

Mục tiêu của chương này là, sau khi nghiên cứu nó, người đọc sẽ có thể: •Nhận biết các ký
hiệu được sử dụng cho cổng logicAND,OR,NOT,NAND,NORandXOR và sử dụng chúng
cổng trong các ứng dụng, nhận biết tầm quan trọng của các họ logic. • Giải
thích cách SR, JK và D lip- lops có thể được sử dụng trong các hệ thống
điều khiển.

5.1 Logic kỹ thuật số

Nhiều hệ thống điều khiển quan tâm đến việc thiết lập các sự kiện đang chuyển
động hoặc dừng chúng khi đáp ứng các điều kiện nhất định. Ví dụ, với máy giặt
gia đình, máy sưởi chỉ được bật khi có nước trong lồng giặt và đạt mức quy
định. Việc điều khiển như vậy liên quan đến các tín hiệu số trong đó chỉ có
hai mức tín hiệu khả thi. Mạch kỹ thuật số là nền tảng của máy tính kỹ thuật
số và hệ thống điều khiển vi xử lý.
Ví dụ, với điều khiển kỹ thuật số , chúng ta có thể bật nguồn nước đầu vào
vào máy giặt gia đình nếu chúng ta đóng cả hai cửa máy và đã đạt đến một thời
gian cụ thể trong chu trình vận hành.
Có hai tín hiệu đầu vào là tín hiệu có hoặc không và tín hiệu đầu ra là tín
hiệu có hoặc không. Bộ điều khiển ở đây được lập trình để chỉ cung cấp đầu ra
có nếu cả hai tín hiệu đầu vào đều có, tức là nếu đầu vào A và đầu vào B đều
bằng 1 thì có đầu ra là 1. Hoạt động như vậy được cho là được điều khiển bởi
một cổng logic , trong ví dụ này là cổng AND. Có nhiều máy móc và quy trình
được điều khiển theo cách này. Thuật ngữ logic tổ hợp được sử dụng để kết hợp
hai hoặc nhiều cổng logic cơ bản để tạo thành một hàm cần thiết. Ví dụ: yêu
cầu có thể là còi sẽ phát ra trong ô tô nếu chìa khóa đang cắm trong ổ điện và
cửa mở hoặc nếu đèn pha bật và cửa tài xế mở. Logic tổ hợp chỉ phụ thuộc vào
giá trị của đầu vào tại một thời điểm cụ thể.

Ngoài việc thảo luận về logic tổ hợp, chương này còn thảo luận về logic
tuần tự . Mạch kỹ thuật số như vậy được sử dụng để thực hiện điều khiển theo
một trình tự cụ thể do đồng hồ điều khiển hoặc kích hoạt–
vô hiệu hóa tín hiệu điều khiển Đây là các mạch logic tổ hợp có bộ nhớ.
Do đó, lịch sử định thời hoặc trình tự của tín hiệu đầu vào đóng một vai trò
trong việc xác định đầu ra.
Machine Translated by Google

5.2 Cổng logic 113

5.2 Cổng logic

Cổng logic là các khối xây dựng cơ bản cho các mạch điện tử kỹ thuật số.

Cổng 5.2.1AND

Giả sử chúng ta có một cổng chỉ cho đầu ra cao khi cả đầu vào A và đầu vào B
đều cao; đối với tất cả các điều kiện khác, nó cho đầu ra thấp. Đây là cổng
logic AND. Chúng ta có thể hình dung cổng AND như một mạch điện bao gồm hai
công tắc mắc nối tiếp (Hình 5.1(a)). Chỉ khi chuyển A và chuyển B
đang đóng cửa có dòng điện không. Các bộ ký hiệu mạch tiêu chuẩn khác nhau cho
cổng logic đã được sử dụng, với dạng chính có nguồn gốc từ Hoa Kỳ. Tuy nhiên,
một dạng tiêu chuẩn quốc tế (IEEE/ANSI) hiện đã được phát triển; điều này loại
bỏ hình dạng đặc biệt và sử dụng một hình chữ nhật có hàm logic được viết bên
trong nó. Hình 5.1(b) hiển thị dạng ký hiệu Hoa Kỳ được sử dụng cho cổng AND
và (c) hiển thị dạng chuẩn hóa mới, ký hiệu & biểu thị AND. Cả hai hình thức
sẽ được sử dụng trong cuốn sách này. Như minh họa trong hình, chúng ta có thể
biểu diễn mối quan hệ giữa đầu vào và đầu ra của cổng AND dưới dạng phương
trình, gọi là phương trình Boolean (xem Phụ lục C). Phương trình Boolean cho
cổng AND được viết là

A # B 5Q _

MỘT MỘT
Hình 5.1 Cổng AND: (a) được MỘT B
đầu ra đầu ra
biểu thị bằng các công tắc, (b) các Đầu vào Đầu vào &
MỘT . B MỘT . B
ký hiệu của Hoa Kỳ, (c) các ký B
B

hiệu được tiêu chuẩn hóa mới.

(Một) (b) (c)

Một ví dụ về cổng AND là hệ thống điều khiển khóa liên động cho máy công cụ
sao cho nếu có bộ phận bảo vệ an toàn và đưa ra tín hiệu 1 và bật nguồn, đưa
ra tín hiệu 1 thì có thể có đầu ra, tín hiệu 1 , và máy hoạt động. Một ví dụ
khác là chuông báo trộm trong đó nó phát ra âm thanh báo động khi chuông báo
được bật và khi cửa mở để kích hoạt cảm biến.

Mối quan hệ giữa đầu vào với cổng logic và đầu ra có thể được lập bảng
dưới dạng bảng chân lý. Điều này chỉ định mối quan hệ giữa đầu vào và đầu ra.
Do đó, đối với cổng AND có đầu vào A và B
và một đầu ra Q, chúng ta sẽ có đầu ra 1 khi và chỉ khi A 5 1
và B 5 1. Tất cả các kết hợp khác của A và B sẽ tạo ra đầu ra 0. Do đó chúng ta
có thể viết bảng chân lý dưới dạng

Đầu vào
đầu ra
MỘT B Q

0 0 0
0 0
1 0
1 1 0 1 1
Machine Translated by Google

114 Chương 5 Logic số

Hãy xem điều gì sẽ xảy ra khi chúng ta có hai đầu vào số là hàm số của
thời gian, như trong Hình 5.2. Hình như vậy được gọi là sơ đồ thời gian
cổng AND. Sẽ chỉ có một đầu ra từ cổng AND khi mỗi đầu vào ở mức cao và do
đó đầu ra như trong hình.

Hình 5.2 Cổng AND. MỘT

Thời gian

Cổng 5.2.2OR

Cổng OR có đầu vào A và B cho đầu ra 1 khi A hoặc B bằng 1.

Chúng ta có thể hình dung một cổng như một mạch điện bao gồm hai công tắc
song song (Hình 5.3(a)). Khi công tắc A hoặc B đóng thì xuất hiện dòng điện.
Cổng OR cũng có thể có nhiều hơn hai đầu vào. Bảng chân lý cho cổng là

Đầu vào
đầu ra
MỘT B Q

0 0 0
0 1
1 1
1 1 0 1 1

Hình 5.3 Cổng OR: (a) MỘT

MỘT MỘT

biểu diễn bằng các công tắc, đầu ra đầu ra

B Đầu vào ≥1
(b) ký hiệu, (c) sơ đồ thời gian. A + B
Đầu vào
A + B
B B

(Một) (b)

MỘT

Thời gian

(c)

Chúng ta có thể viết phương trình Boolean cho cổng OR như sau

A 1 B 5 Q
Machine Translated by Google

5.2 Cổng logic 115

Các ký hiệu được sử dụng cho cổng OR được hiển thị trong Hình 5.3(b); việc
sử dụng dấu lớn hơn hoặc bằng 1 để mô tả OR phát sinh từ việc hàm OR đúng nếu
có ít nhất nhiều đầu vào là đúng. Hình 5.3(c) thể hiện sơ đồ thời gian.

5.2.3Cổng NOT

Cổng NOT chỉ có một đầu vào và một đầu ra, cho đầu ra 1 khi đầu vào bằng 0
và đầu ra 0 khi đầu vào bằng 1. Cổng NOT cho đầu ra đảo ngược đầu vào và
được gọi là biến tần . Hình 5.4(a) hiển thị các ký hiệu được sử dụng cho
cổng NOT. Số 1 đại diện cho KHÔNG thực sự tượng trưng cho nhận dạng logic,
tức là không có thao tác nào và sự đảo ngược được mô tả bằng vòng tròn
trên đầu ra. Do đó, nếu chúng ta có đầu vào số thay đổi theo thời gian, như
trong Hình 5.4(b), thì sự biến thiên đầu ra theo thời gian là nghịch đảo.

Hình 5.4 Cổng NOT. MỘT

MỘT đầu ra MỘT đầu ra

1
Đầu vào MỘT Đầu vào MỘT

(Một) (b)

Sau đây là bảng chân trị của cổng NOT:

Đầu vào đầu ra

MỘT
Q

0 1
1 0

Phương trình Boolean mô tả cổng NOT là

A 5 Q

Một thanh trên một ký hiệu được sử dụng để chỉ ra rằng nghịch đảo hoặc phần
bù đang được thực hiện; do đó thanh trên A chỉ ra rằng đầu ra Q là giá trị
nghịch đảo của A.

Cổng 5.2.4NAND

Cổng NAND có thể được coi là sự kết hợp của cổng AND theo sau là cổng NOT
(Hình 5.5(a)). Do đó khi đầu vào A là 1 và đầu vào B
là 1, có đầu ra là 0, tất cả các đầu vào khác cho đầu ra là 1.
Cổng NAND chỉ là bảng chân lý của cổng AND với đầu ra bị đảo ngược. Một
cách khác để xem xét cổng là cổng AND với cổng NOT được áp dụng để đảo
ngược cả hai đầu vào trước khi chúng đến cổng AND. Hình 5.5(b) hiển thị
các ký hiệu được sử dụng cho cổng NAND, là
Machine Translated by Google

116 Chương 5 Logic số

Hình 5.5 Cổng NAND. MỘT MỘT

đầu ra đầu ra
Đầu vào Đầu vào
MỘT . B MỘT . B MỘT . B
B B
MỘT

B
MỘT MỘT

đầu ra đầu ra
Đầu vào & 1 Đầu vào &
MỘT . B MỘT . B MỘT . B Q
B B

(Một) (b) (c)

Ký hiệu AND theo sau là vòng tròn để biểu thị sự đảo ngược. Sau đây là
bảng sự thật:

Đầu vào
đầu ra
MỘT B Q

0 0

1 1 0 1 1 1 1 0

Phương trình Boolean mô tả cổng NAND là

A # B 5Q _

Hình 5.5(c) cho thấy đầu ra xảy ra đối với cổng NAND khi hai đầu vào
của nó là tín hiệu số thay đổi theo thời gian. Chỉ có đầu ra thấp khi cả
hai đầu vào đều cao.

5.2.5Cổng NOR

Cổng NOR có thể được coi là sự kết hợp của cổng OR theo sau là cổng NOT
(Hình 5.6(a)). Do đó, khi đầu vào A hoặc đầu vào B bằng 1 thì đầu ra là
0. Đó chỉ là cổng OR với đầu ra bị đảo ngược. Một cách khác để xem xét
cổng là cổng OR với cổng NOT được áp dụng để đảo ngược cả hai đầu vào
trước khi chúng tới cổng OR. Hình 5.6(b) hiển thị các ký hiệu được sử
dụng cho cổng NOR; đó là ký hiệu OR theo sau là vòng tròn để

Hình 5.6 Cổng NOR. MỘT MỘT

đầu ra đầu ra
Đầu vào Đầu vào
A + B A + B A + B
B B MỘT

B
MỘT MỘT

đầu ra đầu ra
Đầu vào ≥1 1 Đầu vào ≥1
A + B A + B A + B Q
B B

(Một) (b) (c)

Machine Translated by Google

5.2 Cổng logic 117

biểu thị sự đảo ngược. Phương trình Boolean cho cổng NOR là

A 1 B 5 Q

Sau đây là bảng chân lý cho cổng NOR và Hình 5.6(c) hiển thị sơ đồ thời gian
của nó:

Đầu vào
đầu ra
MỘT B Q

0 0 1
0 0
1 0
1 1 0 1 0

Cổng 5.2.6XOR

Cổng EXCLUSIVE-OR (XOR) có thể được coi là cổng OR với cổng NOT được áp dụng
cho một trong các đầu vào để đảo ngược nó trước khi đầu vào tới cổng OR
(Hình 5.7(a)). Ngoài ra, nó có thể được coi là cổng AND với cổng NOT được
áp dụng cho một trong các đầu vào để đảo ngược nó trước khi đầu vào đến cổng
AND. Các ký hiệu được thể hiện trong Hình 5.7(b); số 51
mô tả rằng đầu ra là đúng nếu chỉ có một đầu vào đúng. Sau đây là bảng chân
trị và Hình 5.7(c) hiển thị biểu đồ thời gian:

MỘT MỘT
Hình 5.7 Cổng XOR. đầu ra đầu ra
Đầu vào
A + B A + B
B B
MỘT

MỘT MỘT B
đầu ra đầu ra
≥1 =1
Đầu vào
A + B A + B Q
B B
1

(Một) (b) (c)

Đầu vào
đầu ra
MỘT B Q

0 0 0
0 1
1 1
1 1 0 1 0

5.2.7Cổng kết hợp

Có vẻ như để tạo ra các hệ thống logic, chúng ta cần có nhiều cổng.

Tuy nhiên, như minh họa sau đây, chúng ta có thể tạo nên tất cả các cổng chỉ từ một cổng.
Hãy xem xét sự kết hợp của ba cổng NOR được hiển thị trong Hình 5.8.
Machine Translated by Google

118 Chương 5 Logic số

Hình 5.8 Ba cổng NOR. MỘT C MỘT C

≥1

Q Q
Đầu vào Đầu vào ≥1
D D
≥1
B B

Bảng chân trị với kết quả đầu ra trung gian và cuối cùng như sau:

MỘT B C D Q

0 0 0
0 1 0
1 1 0
1 1 0 1 1 0 0 0 1 0 1

Kết quả giống như cổng AND. Nếu chúng ta theo dõi tập hợp các cổng này bằng
cổng NOT thì chúng ta sẽ thu được bảng chân trị giống như cổng NAND.
Sự kết hợp của ba cổng NAND được thể hiện trong Hình 5.9. Bảng chân trị
với kết quả đầu ra trung gian và cuối cùng như sau:

MỘT B C D Q

0 0 0
0 1 1
1 1 1
1 1 0 1 1 0 0 0 1 0 1

Hình 5.9 Ba cổng NAND. C MỘT C

MỘT
&

Q Q
Đầu vào Đầu vào &
D D
&
B B

Kết quả giống như cổng OR. Nếu chúng ta theo dõi tập hợp các cổng này bằng
cổng NOT thì chúng ta sẽ thu được bảng chân lý giống như cổng NOR.
Hai hình minh họa về sự kết hợp cổng ở trên cho thấy cách một loại cổng,
NOR hoặc NAND, có thể được sử dụng để thay thế cho các cổng khác, miễn là
chúng ta sử dụng nhiều hơn một cổng. Các cổng cũng có thể được kết hợp để tạo
ra các mạch cổng phức tạp và các mạch tuần tự.
Cổng logic có sẵn dưới dạng mạch tích hợp. Các nhà sản xuất khác nhau đã
tiêu chuẩn hóa cách đánh số của họ sao cho các số bộ phận cơ bản đều giống
nhau bất kể nhà sản xuất nào. Ví dụ, Hình 5.10(a) hiển thị các hệ thống cổng
có sẵn trong mạch tích hợp 7408; nó có bốn cổng AND hai đầu vào và được cung
cấp dưới dạng gói 14 chân. Các kết nối nguồn điện được thực hiện tới các chân
7 và 14, chúng cung cấp điện áp hoạt động cho cả bốn cổng AND. Để cho biết
điểm bắt đầu của chân 1 của gói, một rãnh được cắt giữa chân 1 và chân 14.
Mạch tích hợp
Machine Translated by Google

5.2 Cổng logic 119

Hình 5.10 Mạch tích hợp: (a)

1 14 VCC 1 14 VCC
7408, (b) 7402.
2 13 2 13

3 12 3 12

4 11 4 11

5 10 5 10

6 9 6 9

GND 7 số 8
GND 7 số 8

(Một) (b)

7411 có ba cổng AND, mỗi cổng có ba đầu vào; mạch tích hợp 7421 có hai cổng AND,
mỗi cổng có bốn đầu vào. Hình 5.10(b) hiển thị các hệ thống cổng có sẵn trong
mạch tích hợp 7402. Mạch này có bốn cổng NOR hai đầu vào trong gói 14 chân, kết
nối nguồn đến chân 7 và 14. Mạch tích hợp 7427 có ba cổng, mỗi cổng có ba đầu
vào ; mạch tích hợp 7425 có hai cổng, mỗi cổng có bốn đầu vào.

Để thảo luận về cách sử dụng đại số Boole và các kỹ thuật như định luật De
Morgan và bản đồ Karnaugh để tạo ra các hàm logic cần thiết từ các cổng logic,
hãy xem Phụ lục C.

5.2.8Họ logic và mạch tích hợp

Để thực hiện các thiết kế logic kỹ thuật số, cần phải hiểu tầm quan trọng của
các họ logic và các nguyên tắc hoạt động khác nhau của chúng. Các mạch tích hợp
được chế tạo với cùng công nghệ và đặc tính điện tạo thành một họ logic. Các họ
thường gặp là logic bóng bán dẫn-bóng bán dẫn (TTL), chất bán dẫn oxit kim loại
bổ sung (CMOS) và logic kết hợp bộ phát (ECL). Các thông số chung được nêu dưới
đây.

1 Mức logic, tức là phạm vi các mức điện áp có thể tương ứng với trạng thái nhị
phân 1 và 0. Đối với dòng 74XX TTL tiêu chuẩn, điện áp điển hình được đảm bảo
đăng ký dưới dạng nhị phân 0 nằm trong khoảng từ 0 đến 0,4 V và đối với nhị
phân 1 nằm trong khoảng từ 2,4 V đến 5,0 V. Đối với CMOS, các mức này phụ
thuộc vào điện áp nguồn VDD được sử dụng. Giá trị này có thể từ +3 V đến +15
V và điện áp tối đa cho logic 1 là 0,3VDD trong khi mức tối thiểu cho logic 1
là 0,7VDD.
2 Khả năng chống nhiễu hoặc biên độ nhiễu, tức là khả năng chịu đựng nhiễu của
mạch mà không gây ra những thay đổi giả về điện áp đầu ra. Đối với dòng 74XX
TTL tiêu chuẩn, biên độ nhiễu là 0,4 V. Do đó, 0,4 V là độ trễ có thể được
chấp nhận trên đầu vào logic 0 và logic 1 và chúng vẫn đăng ký là 0 và 1. Đối
với CMOS, biên độ nhiễu phụ thuộc vào nguồn cung cấp điện áp và là 0,3VDD.

3 Fan-out, tức là số lượng đầu vào cổng có thể được điều khiển bởi đầu ra cổng
tiêu chuẩn trong khi vẫn duy trì mức THẤP hoặc CAO mong muốn. Điều này được
xác định bởi lượng điện mà một cổng có thể cung cấp và lượng điện cần thiết
để điều khiển cổng. Đối với cổng TTL tiêu chuẩn, quạt ra là 10, đối với CMOS
là 50 và đối với ECL là 25. Nếu có nhiều cổng hơn được kết nối với cổng điều
khiển thì nó sẽ không cung cấp đủ dòng điện để điều khiển chúng.
Machine Translated by Google

120 Chương 5 Logic số

4 Hành động cấp dòng hoặc giảm dòng, tức là cách dòng điện chạy giữa đầu ra
của một cổng logic và đầu vào của một cổng logic khác. Đối với một cổng
điều khiển cổng khác, với nguồn điện hiện tại, cổng điều khiển khi ở mức
cao sẽ cung cấp dòng điện cho đầu vào của cổng tiếp theo. Với dòng điện
chìm, cổng điều khiển khi ở mức thấp sẽ nhận được dòng điện quay trở lại
từ cổng điều khiển. Cổng TTL hoạt động như dòng chìm.
5 Thời gian trễ lan truyền, tức là tốc độ phản ứng của mạch kỹ thuật số với
sự thay đổi mức đầu vào. Thông thường, cổng TTL có thời gian trễ từ 2
đến 40 ns, tốc độ này thường nhanh hơn khoảng 5 đến 10 lần so với cổng
CMOS nhưng chậm hơn cổng ECL thường có độ trễ truyền là 2 ns.
6 Điện năng tiêu thụ, tức là lượng điện năng mà cổng logic sẽ tiêu thụ từ
nguồn điện. TTL tiêu thụ khoảng 10 mW mỗi cổng trong khi CSMOS không tiêu
thụ điện trừ khi nó đang ở trạng thái chuyển mạch. ECL tiêu thụ khoảng
25 đến 60 mW mỗi cổng.

Tiêu chí chính thường liên quan đến việc xác định họ logic nào sẽ sử dụng
là độ trễ truyền và mức tiêu thụ điện năng. Ưu điểm chính của CMOS so với
TTL là mức tiêu thụ điện năng thấp khiến nó trở nên lý tưởng cho các thiết
bị chạy bằng pin. Các mạch tích hợp từ các họ logic khác nhau có thể được
kết nối với nhau nhưng phải sử dụng các kỹ thuật giao tiếp đặc biệt.

Họ TTL được sử dụng rộng rãi, họ được xác định là dòng 74XX. Có một số
hình thức. Thông thường, TTL tiêu chuẩn là 7400 với công suất tiêu tán là
10 mW và độ trễ truyền là 10 ns. Schottky TTL (LS) công suất thấp là 74LS00
với công suất tiêu tán 2 mW và cùng độ trễ lan truyền. Schottky TTL (ALS)
công suất thấp tiên tiến là 74ALS00, nhanh hơn và tiêu tán công suất thậm
chí còn thấp hơn, độ trễ lan truyền là 4 ns và công suất tiêu tán 1 mW.
TTL(F) nhanh là 74F00 và có độ trễ lan truyền là 3 ns và công suất tiêu tán
là 6 mW.
Họ CMOS bao gồm dòng 4000 có lợi thế tiêu tán điện năng thấp hơn dòng
TTL, nhưng đáng tiếc là chậm hơn nhiều. Dòng 40H00 nhanh hơn nhưng vẫn
chậm hơn TTL (LS). Sê-ri 74C00 được phát triển để tương thích với chân cắm
với họ TTL, sử dụng cùng hệ thống đánh số nhưng bắt đầu bằng 74C. Mặc dù nó
có lợi thế về sức mạnh so với dòng TTL nhưng nó vẫn chậm hơn. 74HC00 và
74HCT00 nhanh hơn với tốc độ tương đương với dòng TTL (LS).

5.3 Ứng dụng của

cổng logic Sau đây là một số ví dụ về việc sử dụng cổng logic cho một số ứng dụng đơn
giản.

5.3.1 Bộ tạo chẵn lẻ

Trong chương trước việc sử dụng các bit chẵn lẻ làm phương pháp phát hiện
lỗi đã được thảo luận. Một bit đơn được thêm vào mỗi khối mã để buộc số
lượng đơn vị trong khối, bao gồm cả bit chẵn lẻ, là số lẻ nếu sử dụng tính
chẵn lẻ lẻ hoặc số chẵn nếu sử dụng tính chẵn lẻ chẵn.
Hình 5.11 cho thấy mạch cổng logic có thể được sử dụng để xác định và
thêm bit chẵn lẻ thích hợp. Hệ thống sử dụng cổng XOR; với cổng XOR nếu tất
cả đầu vào bằng 0 hoặc tất cả đều bằng 1 thì đầu ra là 0 và nếu đầu vào
không bằng thì đầu ra là 1. Các cặp bit được kiểm tra và đầu ra là 1 nếu
chúng không bằng nhau. Nếu cần có tính chẵn lẻ lẻ thì bit thiên vị là 0; nếu như
Machine Translated by Google

5.3 Ứng dụng của cổng logic 121

Hình 5.11 Bit chẵn lẻ b0

= 1
máy phát điện.
b1
Khối
= 1
số bit
b2
= 1
b3
= 1
B 4
Bit chẵn lẻ
= 1
Bit thiên vị

b0

b1
Khối
số bit
b2

b3

B 4
Bit chẵn lẻ

Bit thiên vị

chẵn lẻ nó là 1. Sau đó, bit thiên vị thích hợp có thể được thêm vào tín
hiệu để truyền. Mạch tương tự có thể được sử dụng để kiểm tra tính chẵn lẻ
ở máy thu, với đầu ra cuối cùng là 1 khi có lỗi. Các mạch như vậy có sẵn
dưới dạng mạch tích hợp.

5.3.2Bộ so sánh kỹ thuật số

Bộ so sánh kỹ thuật số được sử dụng để so sánh hai từ kỹ thuật số nhằm xác

định xem chúng có hoàn toàn bằng nhau hay không. Hai từ được so sánh từng
bit một và kết quả đầu ra là 1 nếu các từ bằng nhau. Để so sánh sự bằng nhau
của hai bit, có thể sử dụng cổng XOR; nếu các bit đều là 0 hoặc cả hai đều
là 1 thì đầu ra là 0 và nếu chúng không bằng nhau thì đầu ra là 1. Để có
được đầu ra 1 khi các bit giống nhau, chúng ta cần thêm cổng NOT, sự kết hợp
giữa XOR và KHÔNG được gọi là cổng XNOR. Để so sánh từng cặp bit trong hai
từ, chúng ta cần một cổng XNOR cho mỗi cặp. Nếu các cặp được tạo thành từ
các bit giống nhau thì đầu ra từ mỗi cổng XNOR là 1. Khi đó chúng ta có thể
sử dụng cổng AND để cung cấp đầu ra 1 khi tất cả các đầu ra XNOR là một.
Hình 5.12 thể hiện hệ thống.

Hình 5.12 Bộ so sánh. a0

a0
= 1
b0 b0

a1 a1
= 1
b1 b1

&

a2 a2
= 1
b2
b2

a3
a3
= 1
b3
b3
Machine Translated by Google

122 Chương 5 Logic số

Bộ so sánh kỹ thuật số có sẵn dưới dạng mạch tích hợp và nói chung có thể xác định

không chỉ liệu hai từ có bằng nhau hay không mà còn xác định từ nào lớn hơn từ kia. Ví dụ:

bộ so sánh cường độ 4 bit 7485 so sánh hai từ 4 bit A và B, cho đầu ra 1 từ chân 5 nếu A

lớn hơn B, đầu ra 1 từ chân 6 nếu A bằng B và đầu ra 1 từ chân 7 nếu A nhỏ hơn B.

5.3.3Bộ mã hóa

Hình 5.13 cho thấy một hệ thống đơn giản trong đó bộ điều khiển có thể gửi tín hiệu số

được mã hóa đến một bộ đèn giao thông để mã xác định đèn nào, đỏ, hổ phách hoặc xanh lục

sẽ được bật. Để chiếu sáng đèn đỏ chúng ta có thể sử dụng tín hiệu truyền A 5 0, B 5 0 cho

đèn màu hổ phách A 5 0, B 5 1

và đối với đèn xanh A 5 1, B 5 0. Chúng ta có thể bật đèn bằng các mã này bằng cách sử dụng

ba cổng AND và hai cổng NOT.

Hình 5.13 Đèn giao thông.

MỘT

Màu đỏ MỘT
& Màu đỏ

B B

Hổ phách
& Hổ phách

Màu xanh lá
& Màu xanh lá

5.3.4Bộ chuyển đổi mã

Số thập phân
Trong nhiều ứng dụng có nhu cầu thay đổi dữ liệu từ loại mã này sang loại mã khác. Ví dụ:
đầu ra
đầu ra từ hệ thống vi xử lý có thể là BCD (thập phân mã nhị phân) và cần được chuyển đổi
0
thành mã phù hợp để điều khiển màn hình bảy đoạn. Thuật ngữ giải mã dữ liệu được sử dụng
1
cho quá trình chuyển đổi một số nhóm mã, ví dụ BCD, nhị phân, hex, thành một đầu ra hoạt

2 động riêng lẻ đại diện cho nhóm đó. Bộ giải mã có n dòng đầu vào nhị phân cho đầu vào
LSB được mã hóa của một từ n-bit và cung cấp m dòng đầu ra sao cho chỉ một dòng được kích hoạt
3
cho một tổ hợp đầu vào có thể có, tức là chỉ có một dòng đầu ra cung cấp đầu ra cho một mã
4-bit 4
đầu vào từ cụ thể . Ví dụ: bộ giải mã BCD sang thập phân có mã đầu vào 4 bit và 10 dòng đầu
BCD Bộ giải mã
5 ra để một đầu vào BCD cụ thể sẽ chỉ tạo ra một trong các dòng đầu ra được kích hoạt và do
đầu vào

đó chỉ ra một số thập phân cụ thể với mỗi dòng đầu ra tương ứng với một số thập phân (Hình
6
MSB 5.14).
7

số 8

Do đó, nói chung, bộ giải mã là một mạch logic xem xét các đầu vào của nó, xác định số
9
nào ở đó và kích hoạt một đầu ra tương ứng với số đó. Bộ giải mã được sử dụng rộng rãi
Hình 5.14 Bộ giải mã. trong các mạch vi xử lý.

Bộ giải mã có thể có đầu ra hoạt động ở mức cao và đầu ra không hoạt động ở mức thấp
hoặc đầu ra hoạt động ở mức thấp và đầu ra không hoạt động ở mức cao. Đối với đầu ra
tích cực cao, bộ giải mã có thể được lắp ráp từ cổng AND, trong khi đối với cổng NAND
đầu ra tích cực thấp có thể được sử dụng. Hình 5.15 cho thấy cách chuyển BCD sang số thập phân
Machine Translated by Google

5.3 Ứng dụng của cổng logic 123

Đầu ra 9 Đầu ra 9
&

đầu đầu

vào BCD vào BCD

& số 8 số 8

D D
1 1

& 7 7

& 6 6
C C
1 1

& 5 5

& 4 4
B B
1 1

& 3 3

& 2 2

MỘT MỘT

1 1
& 1 1

& 0 0

Đầu vào Đầu ra 5

MỘT B C D 0 1 2 3 4 6 7 số 8 9

0 0 0 0 0 1 1 1 1 1 1 1 1 1

0 0 0 1 1 0 1 1 1 1 1 1 1 1

0 0 1 0 1 1 0 1 1 1 1 1 1 1

0 0 1 1 1 1 1 0 1 1 1 1 1 1

0 1 0 0 1 1 1 1 0 1 1 1 1 1

0 1 0 1 1 1 1 1 1 0 1 1 1 1

0 1 1 0 1 1 1 1 1 1 0 1 1 1

0 1 1 1 1 1 1 1 1 1 1 0 1 1

1 0 0 0 1 1 1 1 1 1 1 1 0 1

1 0 0 1 1 1 1 1 1 1 1 1 1 0

1 0 1 0 1 1 1 1 1 1 1 1 1 1

1 0 1 1 1 1 1 1 1 1 1 1 1 1

1 1 0 0 1 1 1 1 1 1 1 1 1 1

1 1 0 1 1 1 1 1 1 1 1 1 1 1

1 1 1 0 1 1 1 1 1 1 1 1 1 1

1 1 1 1 1 1 1 1 1 1 1 1 1 1

Hình 5.15 Bộ giải mã BCD sang thập phân: 1 5 CAO, 0 5 THẤP.

Machine Translated by Google

124 Chương 5 Logic số

bộ giải mã cho đầu ra hoạt động ở mức thấp có thể được lắp ráp và tạo ra bảng chân lý.
Bộ giải mã như vậy hiện có sẵn dưới dạng mạch tích hợp, ví dụ 74LS145.
Bộ giải mã được sử dụng rộng rãi là BCD-to-seven, ví dụ 74LS244, để lấy đầu vào
BCD 4 bit và đưa ra đầu ra để điều khiển bảy đoạn của màn hình.

Thuật ngữ bộ giải mã 3 dòng đến 8 dòng được sử dụng khi bộ giải mã có ba dòng đầu

vào và tám dòng đầu ra. Nó lấy một số nhị phân 3 bit và kích hoạt một trong tám đầu
ra tương ứng với số đó. Hình 5.16 cho thấy cách thực hiện bộ giải mã như vậy từ các
cổng logic và bảng chân lý của nó.
Một số bộ giải mã có một hoặc nhiều đầu vào ENABLE được sử dụng để điều khiển hoạt
động của bộ giải mã. Do đó, với dòng ENABLE CAO, bộ giải mã sẽ hoạt động theo cách
thông thường và các đầu vào sẽ xác định

đầu ra đầu ra

& 0 0

Đầu vào Đầu vào

1

MỘT MỘT
& 1 1

1
& 2 2
B B

& 3 3

& 4 4
C C

& 5 5

& 6 6

& 7 7

Đầu vào đầu ra

C B MỘT 0 1 2 3 4 5 6 7

0 0 0 1 0 0 0 0 0 0 0
0 0 1 0 1 0 0 0 0 0 0

0 1 0 0 0 1 0 0 0 0 0
0 1 1 0 0 0 1 0 0 0 0
1 0 0 0 0 0 0 1 0 0 0
1 0 1 0 0 0 0 0 1 0 0
1 1 0 0 0 0 0 0 0 1 0
1 1 1 0 0 0 0 0 0 0 1

Hình 5.16 Bộ giải mã 3 dòng đến 8 dòng.

Machine Translated by Google

5.3 Ứng dụng của cổng logic 125

Đầu ra 0

Cho phép
2
3
2
1

Đầu vào 5
MỘT

6
B

7
C

Cho phép Đầu vào Đầu ra 4

E1 E2 E3 C B MỘT 0 1 2 3 5 6 7

1 X X X X X 1 1 1 1 1 1 1 1

X 1 X X X X 1 1 1 1 1 1 1 1

X X 0 X X X 1 1 1 1 1 1 1 1

0 0 1 0 0 0 0 1 1 1 1 1 1 1

0 0 1 0 0 1 1 0 1 1 1 1 1 1

0 0 1 0 1 0 1 1 0 1 1 1 1 1

0 0 1 0 1 1 1 1 1 0 1 1 1 1

0 0 1 1 0 0 1 1 1 1 0 1 1 1

0 0 1 1 0 1 1 1 1 1 1 0 1 1

0 0 1 1 1 0 1 1 1 1 1 1 0 1

0 0 1 1 1 1 1 1 1 1 1 1 1 0

Hình 5.17 74LS138: 1 5 CAO, 0 5 THẤP, X 5 không thành vấn đề.

đầu ra nào CAO; với dòng ENABLE THẤP, tất cả các đầu ra được giữ ở mức THẤP bất
kể đầu vào là gì. Hình 5.17 cho thấy bộ giải mã 3 dòng đến 8 dòng thường được sử
dụng với cơ sở này, 74LS138. Lưu ý rằng các đầu ra ở mức hoạt động THẤP thay vì
hoạt động CAO trong Hình 5.16 và bộ giải mã có ba đường ENABLE với yêu cầu để hoạt
động bình thường là E1 và E3 ở mức THẤP và E3 ở mức CAO. Tất cả các biến thể khác
dẫn đến việc bộ giải mã bị vô hiệu hóa và chỉ có đầu ra CAO.

Hình 5.18 minh họa kiểu phản hồi mà chúng ta có thể nhận được từ bộ giải mã
74LS138 cho các đầu vào khác nhau.
Machine Translated by Google

126 Chương 5 Logic số

Hình 5.18 74LS138. E1

MỘT

MỘT 1 16 +5V
B

B 2 15 0
C

C 3 14 1
0
E1 4 13 2
1
E2

ầr
uađ
5 12 3
2
E3
6 11 4
+5V 3
Ra 7 7 10 5
4
9 6
5
số 8

Gnd

74LS138 6

Bộ giải mã 74LS138 có thể được sử dụng với bộ vi xử lý có ENABLE được sử

dụng để bật bộ giải mã và sau đó tùy thuộc vào đầu ra từ ba dòng đầu ra từ bộ
vi xử lý để một trong tám đầu ra bộ giải mã nhận được đầu ra THẤP trong khi tất
cả các đầu ra còn lại còn lại CAO.
Vì vậy, chúng ta có thể coi mỗi thiết bị đầu ra có một địa chỉ, tức là một số
đầu ra nhị phân duy nhất, để khi bộ vi xử lý gửi một địa chỉ đến bộ giải mã, nó
sẽ kích hoạt thiết bị đã được cấp địa chỉ đó. 74LS138 sau đó có thể được gọi
là bộ giải mã địa chỉ.

5.4 Logic tuần tự

Các mạch logic được xem xét trong các phần trước của chương này đều là ví dụ
về hệ thống logic tổ hợp. Với những hệ thống như vậy, đầu ra được xác định bởi
sự kết hợp của các biến đầu vào tại một thời điểm cụ thể. Ví dụ: nếu đầu vào A
và đầu vào B xảy ra cùng lúc thì cổng AND sẽ đưa ra đầu ra. Đầu ra không phụ
thuộc vào những gì đầu vào trước đó. Khi một hệ thống yêu cầu đầu ra phụ thuộc
vào các giá trị trước đó của đầu vào thì cần có hệ thống logic tuần tự . Sự
khác biệt chính giữa hệ thống logic tổ hợp và hệ thống logic tuần tự là hệ thống
logic tuần tự phải có một số dạng bộ nhớ.

Hình 5.19 thể hiện dạng cơ bản của hệ thống logic tuần tự. Phần tổ hợp của
hệ thống chấp nhận tín hiệu logic từ đầu vào bên ngoài và từ đầu ra từ bộ nhớ.
Hệ thống tổ hợp sau đó hoạt động trên các đầu vào này để tạo ra đầu ra của nó.
Do đó, đầu ra là một chức năng của cả đầu vào bên ngoài và thông tin được lưu
trữ trong bộ nhớ của nó.

Hình 5.19 Logic tuần tự Bên ngoài

tổ hợp
hệ thống. đầu vào đầu ra
cổng logic

Ký ức

5.4.1 Flip- lop

Flip - lop là một phần tử bộ nhớ cơ bản được tạo thành từ việc tập hợp các
cổng logic và là một thiết bị logic tuần tự. Có một số hình thức
Machine Translated by Google

5.4 Logic tuần tự 127

của lip- lop. Hình 5.20(a) cho thấy một dạng, lip- lop SR (set–reset), liên
quan đến các cổng NOR. Nếu ban đầu chúng ta có cả hai đầu ra 0 và S 5 0 và R 5 0,
thì khi chúng ta đặt và có S thay đổi từ 0 thành 1, đầu ra từ cổng NOR 2 sẽ trở
thành 0. Điều này sẽ dẫn đến cả hai đầu vào của cổng NOR 1 trở thành 0 và do đó
đầu ra của nó trở thành 1. Phản hồi này hoạt động như một đầu vào cho cổng NOR 2,
sau đó có cả hai đầu vào ở mức 1 và không dẫn đến thay đổi nào nữa.

Hình 5.20 SR lip- lop. 1

S
0
Thời gian

CÀI LẠI 1
CÀI LẠI 1
Q Q
R ≥1
R 1 R
0
Thời gian

Q Q
S 2 S ≥1 Q
2 0
BỘ BỘ Thời gian

(Một) (b)

Bây giờ nếu S thay đổi từ 1 thành 0 thì đầu ra từ cổng NOR 1 vẫn ở mức 1 và đầu
ra từ cổng NOR 2 vẫn ở mức 0. Không có thay đổi nào về đầu ra khi đầu vào S thay
đổi từ 1 thành 0. Nó sẽ vẫn ở trạng thái trạng thái này vô thời hạn nếu những thay
đổi duy nhất là đối với S. Nó 'ghi nhớ' trạng thái mà nó đã được đặt thành.
Hình 5.20(b) minh họa điều này bằng sơ đồ định thời trong đó xung hình chữ nhật
được sử dụng làm đầu vào S.
Nếu chúng ta thay đổi R từ 0 thành 1 khi S bằng 0 thì đầu ra từ cổng NOR 1 thay
đổi thành 0 và do đó đầu ra từ cổng NOR 2 thay đổi thành 1. Flip- lop đã được đặt
lại. Việc thay đổi R thành 0 sẽ không ảnh hưởng đến các đầu ra này.
Do đó, khi S được đặt thành 1 và R được đặt thành 0, đầu ra Q sẽ thay đổi
thành 1 nếu trước đó là 0, duy trì ở mức 1 trước đó là 1. Đây là điều kiện đã đặt
và nó sẽ duy trì ở điều kiện này ngay cả khi S thay đổi thành 0. Khi S bằng 0 và R
được đặt thành 1, đầu ra Q được đặt lại về 0 nếu trước đó là 1, duy trì ở mức 0
nếu trước đó là 0. Đây là điều kiện nghỉ. Đầu ra Q xảy ra tại một thời điểm cụ thể
sẽ phụ thuộc vào đầu vào S và R cũng như giá trị cuối cùng của đầu ra. Bảng trạng
thái sau đây minh họa điều này.

S R Q S Q t11
t Qt S Q t11
0 0 0 S 0 1 S 1
0 0 1 S 1 0 S 0
0 0 S 0 1 S 1
0 1 S 0 0 S 0
1 0 S 1 1 S 0
1 1 S 1 0 S 0
Không cho phép
1 1 1 1 0 0 1 1 Không cho phép
Machine Translated by Google

128 Chương 5 Logic số

S Q Lưu ý rằng nếu S và R đồng thời được đặt bằng 1 thì không thể xảy ra trạng thái
ổn định và do đó điều kiện đầu vào này không được phép. Hình 5.21 cho thấy ký
hiệu khối đơn giản được sử dụng cho lip- lop SR.
R Q
Để minh họa đơn giản về việc sử dụng lip- lop, hãy xem xét một hệ thống
Hình 5.21 SR lip- lop.
báo động đơn giản trong đó báo động sẽ phát ra khi một chùm ánh sáng bị gián
đoạn và vẫn phát ra âm thanh ngay cả khi chùm tia đó không còn bị gián đoạn nữa.
Hình 5.22 cho thấy một hệ thống khả thi. Một phototransistor có thể được sử dụng
làm cảm biến và được kết nối sao cho khi được chiếu sáng, nó cung cấp đầu vào
gần như 0 V cho S, nhưng khi ngừng chiếu sáng, nó cung cấp khoảng 5 V đầu vào
cho S. Khi chùm sáng bị gián đoạn, S trở thành 1 và đầu ra từ lip- lop trở
thành 1 và âm báo thức vang lên. Đầu ra sẽ vẫn là 1 ngay cả khi S thay đổi thành
0. Cảnh báo chỉ có thể dừng nếu công tắc đặt lại được mở trong giây lát để tạo
ra đầu vào 5 V cho R.

Hình 5.22 Mạch báo động. +5V

Báo thức
Ánh sáng

S Q

R Q

+5V

5.4.2Hệ thống đồng bộ

Các thao tác thiết lập và đặt lại thường cần thiết phải diễn ra vào những thời điểm cụ thể.

Với hệ thống không đồng bộ hoặc không đồng bộ, đầu ra của cổng logic có thể thay
đổi trạng thái bất kỳ lúc nào khi có một hoặc nhiều đầu vào thay đổi. Với hệ
thống có xung nhịp hoặc đồng bộ, thời gian chính xác mà bất kỳ đầu ra nào có thể
thay đổi trạng thái đều được xác định bằng tín hiệu gọi là tín hiệu đồng hồ.
Đây thường là một chuỗi xung hình chữ nhật và khi sử dụng cùng một tín hiệu đồng
hồ cho tất cả các bộ phận của hệ thống, các đầu ra sẽ được đồng bộ hóa. Hình
5.23(a) thể hiện nguyên lý của lip- lop SR có cổng. Tín hiệu bộ và tín hiệu
đồng hồ được cung cấp qua cổng AND tới đầu vào S của lip- lop. Do đó, tín hiệu
cài đặt chỉ đến lip- lop khi cả tín hiệu đó và tín hiệu đồng hồ đều bằng 1.
Tương tự, tín hiệu đặt lại được cung cấp cùng với tín hiệu đồng hồ đến đầu vào
R thông qua một cổng AND khác. Do đó, việc cài đặt và cài đặt lại chỉ có thể xảy
ra vào thời điểm được xác định bởi đồng hồ. Hình 5.23(b) thể hiện sơ đồ thời gian.

Flip- lop 5.4.3JK

Đối với nhiều ứng dụng, trạng thái không xác định xảy ra với lip- lop SR khi
S 5 1 và R 5 1 không được chấp nhận và một dạng lip- lop khác
Machine Translated by Google

5.4 Logic tuần tự 129

Hình 5.23 Flip- lop SR có BỘ BỘ

xung nhịp. &

S Q S Q

Cái đồng hồ R Q Cái đồng hồ R Q

&

CÀI LẠI CÀI LẠI

S Q
Ký hiệu chung
CK
cho các hệ thống
R Q

(Một)

CK

(b)

được sử dụng, lip- lop JK (Hình 5.24). Điều này đã trở thành một thiết bị lip- lop được
J Q
sử dụng rất rộng rãi.
CK
Sau đây là bảng chân lý của lip- lop này; lưu ý rằng những thay đổi duy
K Q
nhất từ bảng trạng thái cho lip- lop SR là các mục khi cả hai đầu vào là 1:

Hình 5.24 JK lip- lop.

J K Q S Q t11
t Q tS Q t11

0 0 0 S 0 1 S 1
0 0 1 S 1 0 S 0
0 1 0 S 0 1 S 1
0 1 1 S 0 0 S 0
1 0 0 S 1 1 S 0
1 0 1 S 1 0 S 0
1 1 0 S 1 1 S 0
1 1 1 S 0 0 S 1

Để minh họa cho việc sử dụng lip- lop như vậy, hãy xem xét yêu cầu về đầu
ra cao khi đầu vào A lên cao và sau đó một thời gian B lên cao. Cổng AND có thể
được sử dụng để xác định xem hai đầu vào đều ở mức cao hay không, nhưng đầu ra
của nó sẽ ở mức cao bất kể đầu vào nào lên cao trước.
Tuy nhiên, nếu đầu vào A và B được sử dụng với lip- lop JK thì A trước tiên
phải ở mức cao để đầu ra ở mức cao khi B sau đó lên mức cao.

Flip- lop 5.4.4D

Flip- lop dữ liệu hoặc D về cơ bản là lip- lop SR có xung nhịp hoặc lip-
lop JK với đầu vào D được kết nối trực tiếp với đầu vào S hoặc J và thông qua NOT
Machine Translated by Google

130 Chương 5 Logic số

Hình 5.25 D lip- lop. J Q

CK
K Q CK
D

J Q D D Q
CK CK
1 K Q Q
Q
D

(Một) (b) (c) Ký hiệu của lip- lop D

cổng vào đầu vào R hoặc K (Hình 5.25(a)); trong ký hiệu của lip- lop D, đầu vào R
và K được nối này được gắn nhãn D. Sự sắp xếp này có nghĩa là đầu vào 0 hoặc 1 sau
đó sẽ chuyển đổi các đầu ra để theo đầu vào khi xung đồng hồ là 1 (Hình 5.25(b) ).
Một công dụng cụ thể của lip- lop D là đảm bảo rằng đầu ra sẽ chỉ nhận giá trị
của đầu vào D tại những thời điểm được xác định chính xác.
Hình 5.25(c) cho thấy ký hiệu được sử dụng cho lip- lop D.
Với dạng lip- lop D ở trên, khi đồng hồ hoặc đầu vào kích hoạt lên cao, đầu ra
tuân theo dữ liệu được hiển thị ở đầu vào D. Flip- lop được cho là trong suốt. Khi
có sự chuyển đổi từ cao xuống thấp ở đầu vào cho phép, đầu ra Q được giữ ở mức dữ
liệu ngay trước khi chuyển đổi. Dữ liệu khi chuyển đổi được cho là đã được chốt.
D lip- lops có sẵn dưới dạng mạch tích hợp. 7475 là một ví dụ; nó chứa bốn chốt
D trong suốt.
Flip- lop 7474 D khác với 7475 ở chỗ là một thiết bị kích hoạt cạnh; có hai
chiếc dép xỏ ngón như vậy trong gói. Với lip- lop D kích hoạt cạnh, các chuyển
đổi trong Q chỉ xảy ra ở rìa của xung đồng hồ đầu vào và với 7474 thì đó là cạnh
dương, tức là chuyển đổi từ thấp đến cao. Hình 5.26(a) minh họa điều này. Ký hiệu
cơ bản của lip- lop D kích hoạt cạnh khác với ký hiệu của lip- lop D ở chỗ có
một hình tam giác nhỏ trên đầu vào CK (Hình 5.26(b)). Ngoài ra còn có hai đầu vào
khác được gọi là cài sẵn và rõ ràng. Mức thấp trên giá trị đặt trước đặt đầu ra Q
thành 1 trong khi mức xóa thấp sẽ xóa đầu ra, đặt Q thành 0.

Hình 5.26 (a) Biểu tượng CK

kích hoạt cạnh dương, (b) D Q
cho lip- lop D kích hoạt cạnh. D
CK
Q
Q

(Một) (b)

Như một minh họa về một ứng dụng đơn giản cho một chiếc lip- lop như vậy,
Hình 5.27 cho thấy một hệ thống có thể được sử dụng để hiển thị đèn xanh khi đầu
vào cảm biến ở mức thấp và đèn đỏ khi nó lên cao và phát ra âm thanh báo động. Đèn
đỏ sẽ vẫn sáng miễn là đầu vào cảm biến ở mức cao nhưng có thể tắt báo động. Đây có
thể là một hệ thống giám sát nhiệt độ trong một số quy trình, cảm biến và điều hòa
tín hiệu đưa ra tín hiệu thấp khi nhiệt độ dưới mức an toàn và tín hiệu cao khi
nhiệt độ ở trên.
Flip- lop có đầu vào cao. Khi đầu vào thấp được cấp cho đầu vào CK và đầu vào cảm
biến ở mức thấp, đèn xanh sẽ sáng. Khi đầu vào cảm biến chuyển sang mức cao, đèn
xanh tắt, đèn đỏ bật và báo động
Machine Translated by Google

5.4 Logic tuần tự 131

Hình 5.27 Hệ thống báo động. Cao

D

Hủy bỏ CK
Q Báo thức
báo thức
& &

Màu đỏ

Đầu vào cảm biến Màu xanh lá

&

âm thanh. Có thể hủy cảnh báo bằng cách đưa tín hiệu cao vào đầu vào CK,
nhưng đèn đỏ vẫn sáng miễn là đầu vào cảm biến ở mức cao. Một hệ thống như
vậy có thể được xây dựng bằng cách sử dụng 7474 và một hoặc nhiều mạch
tích hợp cung cấp ba cổng NAND.

5.4.5Đăng ký

Thanh ghi là một tập hợp các phần tử bộ nhớ và được sử dụng để lưu giữ thông tin cho
đến khi cần thiết. Nó có thể được thực hiện bằng một bộ lip- lop. Mỗi lip- lop lưu
trữ một tín hiệu nhị phân, tức là 0 hoặc 1. Hình 5.28 cho thấy dạng thanh ghi 4 bit có
thể sử dụng khi sử dụng lip- lop D.

Hình 5.28 Đăng ký. Đầu vào 1

D Q Đầu ra 1
CK

Đầu vào 2
D Q Đầu ra 2
CK

Đầu vào 3 D Q Đầu ra 3

CK

Đầu vào 4 D Q Đầu ra 4

CK

Cái đồng hồ Q
&
Trọng tải

Khi tín hiệu tải bằng 0, không có đầu vào đồng hồ nào xảy ra đối với các lip- lop
D và do đó không có thay đổi nào xảy ra đối với trạng thái của các lip- lop. Khi tín
hiệu tải bằng 1 thì đầu vào có thể thay đổi trạng thái của lip- lop. Miễn là tín hiệu
tải bằng 0, lip- lop sẽ giữ giá trị trạng thái cũ của chúng.
Machine Translated by Google

132 Chương 5 Logic số

5.4.6Bộ đếm thời gian 555

Chip định thời 555 được sử dụng rất rộng rãi trong các mạch kỹ thuật số vì nó có thể
cung cấp nhiều nhiệm vụ định thời khác nhau. Nó bao gồm một lip- lop SR với đầu vào
được cung cấp bởi hai bộ so sánh (Hình 5.29). Mỗi bộ so sánh đều có điện áp đầu vào
được lấy từ chuỗi chiết áp gồm các điện trở có kích thước bằng nhau. Vì vậy, bộ so
sánh A có đầu vào điện áp không đảo là VCC3 và bộ so sánh B có đầu vào đảo ngược là
2VCC3.

Một lần sử dụng bộ định thời 555 là một bộ dao động đa năng ổn định đơn, đây là một

mạch sẽ tạo ra một xung duy nhất trong khoảng thời gian mong muốn khi nhận được tín

hiệu kích hoạt. Hình 5.30(a) cho thấy thời gian được kết nối như thế nào cho mục đích

sử dụng đó. Ban đầu, đầu ra sẽ ở mức thấp khi bóng bán dẫn rút ngắn tụ điện và đầu ra

của cả hai bộ so sánh ở mức thấp (Hình 5.30(b)).

Hình 5.29 Bộ đếm thời gian 555. VCC

R Bộ so sánh
B
Ngưỡng +
R
Q đầu ra

R Bộ so sánh
MỘT

+
S Q
Cò súng

Phóng điện

VCC

Rt
R Bộ so sánh
B
Ngưỡng
+
R
đầu ra
Q

R Bộ so sánh
MỘT

+ VCC
S Q Cò súng
Cò súng 0

2VCC/3
Phóng điện điện áp
R tụ điện
0
C

VCC
đầu ra

(Một) (b)

Hình 5.30 Bộ dao động đa năng đơn ổn.

Machine Translated by Google

các vấn đề 133

Khi xung kích hoạt xuống dưới VCC3, bộ so sánh kích hoạt sẽ lên cao và thiết
lập lip- lop. Khi đó đầu ra ở mức cao và bóng bán dẫn cắt và tụ điện bắt đầu
tích điện. Khi tụ điện đạt đến 2VCC3, bộ so sánh ngưỡng sẽ đặt lại lip- lop
và do đó đặt lại đầu ra về mức thấp và xả tụ điện. Nếu kích hoạt được kích hoạt
trong khi đầu ra ở mức cao thì nó không có tác dụng. Do đó, độ dài của xung là
thời gian cần thiết để tụ điện tích điện lên đến 2VCC3 và điều này phụ thuộc vào
hằng số thời gian của nó, tức là giá trị RtC của nó, và được tính bằng mối quan
hệ thông thường đối với việc nạp điện của tụ điện thông qua điện trở như sau:
1.1RtC. Để minh họa, hãy xem xét trường hợp chuông báo trộm sẽ kêu nếu cửa mở
và chủ nhà hợp pháp không nhập số cần thiết trên bàn phím trong vòng 30 giây.
Nếu mạch ở Hình 5.30 được sử dụng với tụ điện 1 μF thì Rt

sẽ cần có giá trị 30 11,1 3 1 3 1026 2 5 27,3 MÆ.

Bản tóm tắt

Với hệ thống logic tổ hợp, đầu ra được xác định bởi sự kết hợp của các biến đầu
vào tại một thời điểm cụ thể. Đầu ra không phụ thuộc vào những gì đầu vào trước
đó. Khi một hệ thống yêu cầu đầu ra phụ thuộc vào các giá trị trước đó của đầu
vào thì cần có hệ thống logic tuần tự . Sự khác biệt chính giữa hệ thống logic
tổ hợp và hệ thống logic tuần tự là hệ thống logic tuần tự phải có một số dạng
bộ nhớ.

Các họ logic thường gặp là logic bóng bán dẫn-bóng bán dẫn (TTL), chất bán
dẫn oxit kim loại bổ sung (CMOS) và
logic kết hợp bộ phát (ECL), được phân biệt bởi các mức logic, khả năng chống
nhiễu, hoạt động phân tán, cấp dòng hoặc giảm dòng, thời gian trễ lan truyền và
tiêu tán công suất.
Bộ giải mã là một mạch logic xem xét các đầu vào của nó, xác định số nào ở
đó và kích hoạt một đầu ra tương ứng với số đó.
Flip - lop là một phần tử bộ nhớ cơ bản được tạo thành từ việc tập hợp các
cổng logic và là một thiết bị logic tuần tự.
Thanh ghi là một tập hợp các phần tử bộ nhớ và được sử dụng để lưu giữ thông tin
cho đến khi cần thiết.

Chip định thời 555 bao gồm một lip- lop SR với đầu vào được cung cấp bởi
hai bộ so sánh.

Các vấn đề

5.1 Giải thích những cổng logic nào có thể được sử dụng để kiểm soát các tình huống sau.

a) Xuất vé tại máy bán vé tự động tại nhà ga.

(b) Hệ thống khóa an toàn để vận hành máy công cụ.

(c) Công tắc tắt nồi hơi khi nhiệt độ đạt tới 60°C và
bơm tuần hoàn tắt.

(d) Tín hiệu khởi động thang máy di chuyển khi cửa thang máy đóng và nhấn nút
chọn tầng.
Machine Translated by Google

134 Chương 5 Logic số

5.2 Đối với các tín hiệu thời gian được hiển thị là A và B trong Hình 5.31, tín hiệu
nào sẽ là tín hiệu đầu ra nếu A và B là đầu vào của (a) cổng AND, (b) cổng OR?

Hình 5.31 Bài toán 5.2.

MỘT

5.3 Tín hiệu đồng hồ dưới dạng một chuỗi xung liên tục được áp dụng cho cổng logic và chỉ
được xuất ra khi tín hiệu kích hoạt cũng được áp dụng cho cổng. Cổng logic nào có
thể được sử dụng?

5,4 Đầu vào A được áp dụng trực tiếp vào cổng AND hai đầu vào. Đầu vào B được áp dụng
cho cổng NOT và sau đó đến cổng AND. Điều kiện nào của đầu vào A và B sẽ dẫn đến
đầu ra 1 từ cổng AND?

5,5 Hình 5.32(a) hiển thị các tín hiệu đầu vào A và B được áp dụng cho hệ thống cổng
như trong Hình 5.32(b). Vẽ dạng sóng đầu ra kết quả P và Q.

Hình 5.32 Bài toán 5.5. MỘT

&

≥1
B

MỘT

MỘT

B
B

(Một) (b)

5.6 Hình 5.33 cho thấy sơ đồ định thời cho đầu vào S và R của lip- lop SR. Hoàn
thành sơ đồ bằng cách thêm đầu ra Q.

Hình 5.33 Bài toán 5.6. 1

S
0
Thời gian

0
R
0
Thời gian
Machine Translated by Google

các vấn đề 135

5,7 Giải thích cách sắp xếp các cổng trong Hình 5.34 để tạo ra lip- lop SR.

Hình 5.34 Bài toán 5.7.

S
Q

Q
R

S 1
& Q

& Q
R 1