分类号：ＴＮ４７ 单位代码：１０４２２

密级：公开 学 号：２０１９３２２５４

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ＳＨＡＮＤＯＮＧ—ＵＮＩＶＥＲＳＩＴＹ

硕士学位一论’文
Ｔｈｅｓｉｓ ｆｏｒ Ｍ．ａｓｔｅｒ Ｄｅｇｒｅｅ
（专业学位）
沦 文题
艮高 性 能硬件矢量加速器的设计与ＵＶＭ验证
Ｄｅｓｉｇｎ ａｎｄ ＵＶＭ Ｖｅｒｉｆｉｃａｔｉｏｎ ｏｆ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｈａｒｄｗａｒｅ Ｖｅｃｔｏｒ

Ａｃｃｅｌｅｒａｔｏｒ

作者 姓 名 苗飞

培养 单 位 微电子学院

专业学位名称 集成电路工程

指导 教 师 田军教授

合作 导 师

２０２２年６周１ 国

万方数据
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Ｙ３９６７５６７

分类号：７＿『＼『ｑ 单位代码：１０４２２

密级：公开 学 号

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ＳＨＡＮＤｏＮＧ
乡幂 办 季
Ｉ心ⅡＶＥＲＳＩＴＹ

硕士学位论文 Ｔｈｅｓｉｓ ｆｏｒ Ｍａｓｔｅｒ Ｄｅｇｒｅｅ

（专业学位）

高。性能尿件矢量加速器勘最计ｊ ｕ小验证
』ｋ留几及“ｕ ｌ／儿沈，萨伽≠ｉ咖巧。协屯忍币ｒ地洲够 欣彳以圯
Ｖａｄｏｒ Ａ呷ｃｅ砒ｒ
作者姓名 ．董堡
培养单位数鱼至望匦
专业名 称 集成电路工程

合作 导 师

土口１工年ｏ ６月０／日

万方数据
 原创性声明

本人郑重声明：所呈交的学位论文，是本人在导师的指导下，独

立进行研究所取得的成果。除文中已经注明引用的内容外，本论文不

包含任何其他个人或集体己经发表或撰写过的科研成果。对本文的研

究作出重要贡献的个人和集体，均已在文中以明确方式标明。本声明

的法律责任由本人承担。

论文作者签名： 董蛩 Ｅｌ期：塑兰：！皇：！！

关于学位论文使用授权的声明

本人完全了解山东大学有关保留、使用学位论文的规定，同意学

校保留或向国家有关部门或机构送交论文的复印件和电子版，允许论

文被查阅和借阅；本人授权山东大学可以将本学位论文的全部或部分

内容编入有关数据库进行检索，可以采用影印、缩印或其他复制手段

保存论文和汇编本学位论文。

（保密论文在解密后应遵守此规定）

论文作者签名：董坠导师签名：

万方数据
 山东大学硕士学位论文

摘 要

随着以云计算和物联网为代表的现代电子信息技术的迅速发展，对各类智能终端的
要求日益提高，作为智能终端核心的ＭＣＵ（Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ Ｕｎｉｔ）所承担的数据吞吐压
力也随之增大，对于许多应用而言，无法完全依赖ＭＣＵ来实现实时数据处理。对于需
要处理大量固定算子运算，需要低延时和即时反应的场景，为ＭＣＵ附加常用的算子硬
件加速器是一种实现低成本、高性能嵌入式系统的有效手段，具有良好的工程应用前景。
随着集成电路的发展，硬件加速器在集成电路领域的研究一直是热点，也是难点，
同样它在实际应用中也具有极其重要的意义。本论文重点研究五个常用矢量算子（比较
算子、均值算子、矢量减法算子、复制算子和ｌｉｓｔ算子）的硬件化，模块对内存的高速
读写操作以及通过搭建ＵＶＭ（Ｕｎｉｖｅｒｓａｌ Ｖｅｒｉｆｉｃａｔｉｏｎ Ｍｅｔｈｏｄｏｌｏｇｙ）验证平台对矢量加速

器进行ＵＶＭ方法学的验证。对高性能硬件矢量加速器的研究具体包括以下几个方面：
（１）研究高级性能总线和ＩＣＢ（Ｉｎｔｅｒｎａｌ Ｃｈｉｐ Ｂｕｓ）总线，分析矢量加速器的功能
特性，画出设计框图，设计矢量加速器内部各个模块，并且将内部的内存读取模块、内
存写入模块、仲裁处理模块、硬件加速单元模块、操作数缓冲模块、数据格式转换模块、
接收数缓冲模块和寄存器模块的信号进行连接，设计出完整的高性能硬件矢量加速器。
（２）研究高性能硬件矢量加速器对比较算子、均值算子、矢量减法算子、复制算
子和ｌｉｓｔ算子高速输入输出数据的读写操作，可以支持字节、半字、字数据的读写，支
持有符号和无符号数据的处理以及支持数据印第安序的读取和存放。

（３）研究ＵＶＭ验证方法学和学习ＵＶＭ的ｐｈａｓｅ机制、ｏｂｊｅｃｔｉｏｎ机制、ｓｅｑｕｅｎｃｅ
机制、ｆｉｅｌｄ ａｕｔｏｍａｔｉｏｎ机制、ｃｏｎｆｉｇ ｄｂ机制、ｆａｃｔｏｒｙ机制、ＴＬＭ（Ｔｒａｎｓａｃｔｉｏｎ Ｌｅｖｅｌ

Ｍｏｄｅｌｉｎｇ）机制和寄存器模型的知识，完成以代码覆盖率和功能覆盖率为导向的矢量加
速器自动化验证平台的设计。
（４）根据高性能硬件矢量加速器功能特性提取验证功能点，编写好测试用例和功

能覆盖率模型，通过ｐｅｒｌ脚本和ｍａｋｅｆｉｌｅ脚本实现自动回归测试。使用Ｃａｄｅｎｃｅ公司提
供的ＸＣＥＬＩＵＭｌ９０９工具进行编译仿真，运行测试用例，通过ｖｅｒｄｉ查看仿真波形，使
用ＩＭＣ工具进行覆盖率收集，实现了代码和功能覆盖率都为１００％，确定矢量加速器模
块的功能验证满足要求，达到预期目标。
关键词：矢量加速；ＵＶＭ；功能验证；覆盖率

万方数据
 ＡＢＳＴＲＡＣＴ

Ｗｉｔｈ ｔｈｅ ｒａｐｉｄ ｄｅｖｅｌｏｐｍｅｎｔ ｏｆ ｍｏｄｅｍ ｅｌｅｃｔｒｏｎｉｃ ｉｎｆｏｒｍａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ ｒｅｐｒｅｓｅｎｔｅｄ ｂｙ

ｃｌｏｕｄ ｃｏｍｐｕｔｉｎｇ ａｎｄ ｔｈｅ Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ，ｔｈｅ ｒｅｑｕｉｒｅｍｅｎｔｓ ｆｏｒ ｖａｒｉｏｕｓ ｉｎｔｅｌｌｉｇｅｎｔ ｔｅｒｍｉｎａｌｓ

ａｒｅ ｉｎｃｒｅａｓｉｎｇ ｄａｙ ｂｙ ｄａｙ．Ａｓ ｔｈｅ ｃｏｒｅ ｏｆ ｉｎｔｅｌｌｉｇｅｎｔ ｔｅｒｍｉｎａｌｓ，ＭＣＵ（ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ ｕｎｉｔ）

ａｌｓｏ ｂｅａｒｓ ａｎ ｉｎｃｒｅａｓｉｎｇ ｐｒｅｓｓｕｒｅ ｏｎ ｄａｔａ ｔｈｒｏｕｇｈｐｕｔ．Ｆｏｒ ｍａｎｙ ａｐｐｌｉｃａｔｉｏｎｓ，ｔｈｅ ＭＣＵ ｃａｎｎｏｔ

ｂｅ ｃｏｍｐｌｅｔｅｌｙ ｒｅｌｉｅｄ ｏｎ ｆｏｒ ｒｅａｌ－ｔｉｍｅ ｄａｔａ ｐｒｏｃｅｓｓｉｎｇ．Ｆｏｒ ｓｃｅｎａｒｉｏｓ ｔｈａｔ ｎｅｅｄ ｔｏ ｐｒｏｃｅｓｓ ａ

ａｎｄ ｉｎｓｔａｎｔ ｒｅｓｐｏｎｓｅ，

ｌａｒｇｅ ｎｕｍｂｅｒ ｏｆ ｆｉｘｅｄ ｏｐｅｒａｔｏｒ ｏｐｅｒａｔｉｏｎｓ ａｎｄ ｒｅｑｕｉｒｅ ｌｏｗ ｌａｔｅｎｃｙ

ｔｏ ＭＣＵ ｉｓ ｅｆｆｅｃｔｉｖｅ ｍｅａｎｓ ｔｏ

ａｄｄｉｎｇ ｃｏｍｍｏｎｌｙ ｕｓｅｄ ｏｐｅｒａｔｏｒ ｈａｒｄｗａｒｅ ａｃｃｅｌｅｒａｔｏｒｓ
ａｌｌ

ｅｍｂｅｄｄｅｄ ｈａｓ
ｉｍｐｌｅｍｅｎｔ ｌｏｗ．ｃｏｓｔ，ｈｉｇｈ—ｐｅｒｆｏｒｍａｎｃｅ ｓｙｓｔｅｍｓ，ａｎｄ ｇｏｏｄ ｅｎｇｉｎｅｅｒｉｎｇ

ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｓｐｅｃｔｓ．

Ｗｉｔｈ ｔｈｅ ｄｅｖｅｌｏｐｍｅｎｔ ｏｆ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔｓ，ｔｈｅ ｒｅｓｅａｒｃｈ ｏｆ ｈａｒｄｗａｒｅ ａｃｃｅｌｅｒａｔｏｒｓ ｉｎ ｔｈｅ

ｆｉｅｌｄ ｏｆ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔｓ ｈａｓ ａｌｗａｙｓ ｂｅｅｎ ａ ｈｏｔ ａｎｄ ｄｉｆｆｉｃｕｌｔ ｐｏｉｎｔ．Ｓｉｍｉｌａｒｌｙ，ｉｔ ｉｓ ａｌｓｏ ｏｆ

ｆｏｃｕｓｅｓ ｏｎ ｔｈｅ ｈａｒｄｗａｒｅｉｚａｔｉｏｎ ｏｆ ｆｉｖｅ

ｇｒｅａｔ ｓｉｇｎｉｆｉｃａｎｃｅ ｉｎ ｐｒａｃｔｉｃａｌ ａｐｐｌｉｃａｔｉｏｎ．Ｔｈｉｓ ｔｈｅｓｉｓ

ｃｏｍｍｏｎｌｙ ｕｓｅｄ ｖｅｃｔｏｒ ｏｐｅｒａｔｏｒｓ（ｃｏｍｐａｒｅ ｏｐｅｒａｔｏｒ，ａｖｅｒａｇｅ ｏｐｅｒａｔｏｒ，ｓｕｂｔｒａｃｔｉｏｎ ｏｐｅｒａｔｏｒ，

ｃｏｐｙ ｏｐｅｒａｔｏｒ ａｎｄ ｌｉｓｔ ｏｐｅｒａｔｏｒ），ｔｈｅ ｈｉｇｈ—ｓｐｅｅｄ ｒｅａｄ ａｎｄ ｗｒｉｔｅ ｏｐｅｒａｔｉｏｎｓ ｏｆ ｍｏｄｕｌｅｓ ｔｏ

ｍｅｍｏｒｙ，ａｎｄ ｔｈｅ ｖｅｃｔｏｒ ａｃｃｅｌｅｒａｔｏｒ ｉｓ ｖｅｒｉｆｉｅｄ ｂｙ ｂｕｉｌｄｉｎｇ ａ ＵＶＭ（Ｕｎｉｖｅｒｓａｌ Ｖｅｒｉｆｉｃａｔｉｏｎ

Ｍｅｔｈｏｄｏｌｏｇｙ）ｖｅｒｉｆｉｃａｔｉｏｎ ｐｌａｔｆｏｒｍ．Ｔｈｅ ｒｅｓｅａｒｃｈ ｏｎ ｈｉｇｈ－ｐｅｒｆｏｒｍａｎｃｅ ｈａｒｄｗａｒｅ ｖｅｃｔｏｒ

ａｃｃｅｌｅｒａｔｏｒｓ ｉｎｃｌｕｄｅｓ ｔｈｅ ｆｏｌｌｏｗｉｎｇ ａｓｐｅｃｔｓ：

（１）Ｓｔｕｄｙ ｔｈｅ Ａｄｖａｎｃｅｄ Ｈｉｈｇ Ｐｅｒｆｏｒｍａｎｃｅ Ｂｕｓ ａｎｄ ＩＣＢ（Ｉｎｔｅｒｎａｌ Ｃｈｉｐ Ｂｕｓ）ｂｕｓ，ａｎａｌｙｚｅ

ｔｈｅ ｆｕｎｃｔｉｏｎａｌ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ ｔｈｅ ｖｅｃｔｏｒ ａｃｃｅｌｅｒａｔｏｒ，ｄｒａｗ ａ ｄｅｓｉｇｎ ｂｌｏｃｋ ｄｉａｇｒａｍ，ｄｅｓｉｇｎ

ｔｈｅ ｉｎｔｅｒｎａｌ ｍｏｄｕｌｅｓ ｏｆ ｔｈｅ ｖｅｃｔｏｒ ａｃｃｅｌｅｒａｔｏｒ，ａｎｄ ｃｏｎｎｅｃｔ ｔｈｅ ｓｉｇｎａｌｓ ｏｆ ｔｈｅ ｉｎｔｅｒｎａｌ ｍｅｍｏｒｙ

ｒｅａｄｉｎｇ ｍｏｄｕｌｅ，ｍｅｍｏｒｙ ｗｒｉｔｉｎｇ ｍｏｄｕｌｅ，ａｒｂｉｔｒａｔｉｏｎ ｐｒｏｃｅｓｓｉｎｇ ｍｏｄｕｌｅ，ｈａｒｄｗａｒｅ

ａｃｃｅｌｅｒａｔｉｏｎ ｕｎｉｔ ｍｏｄｕｌｅ，ｏｐｅｒａｎｄ ｂｕｆｆｅｒ ｍｏｄｕｌｅ，ｄａｔａ ｆｏｒｍａｔ ｃｏｎｖｅｒｓｉｏｎ ｍｏｄｕｌｅ，ｒｅｃｅｉｖｅｄ

ｄａｔａ ｂｕｆｆｅｒ ｍｏｄｕｌｅ ａｎｄ ｈｉｇｈ－ｐｅｒｆｏｒｍａｎｃｅ ｈａｒｄｗａｒｅ ｖｅｃｔｏｒ

ｒｅｇｉｓｔｅｒ ｍｏｄｕｌｅ，Ａ ｃｏｍｐｌｅｔｅ

ａｃｃｅｌｅｒａｔｏｒ ｉｓ ｄｅｓｉｇｎｅｄ．
（２）Ｒｅｓｅａｒｃｈ ｈｉｇｈ－ｐｅｒｆｏｒｍａｎｃｅ ｈａｒｄｗａｒｅ ｖｅｃｔｏｒ ａｃｃｅｌｅｒａｔｏｒｓ ｆｏｒ ｈｉｇｈ。ｓｐｅｅｄ ｉｎｐｕｔ ａｎｄ

ｏｕｔｐｕｔ ｄａｔａ ｒｅａｄ ａｎｄ ｗｒｉｔｅ ｏｐｅｒａｔｉｏｎｓ ｏｆ ｃｏｍｐａｒｅ ｏｐｅｒａｔｏｒｓ，ａｖｅｒａｇｅ ｏｐｅｒａｔｏｒｓ，ｓｕｂｔｒａｃｔｉｏｎ

ｏｐｅｒａｔｏｒｓ，ｃｏｐｙ ｏｐｅｒａｔｏｒｓ ａｎｄ ｌｉｓｔ ｏｐｅｒａｔｏｒｓ，ｗｈｉｃｈ ｃａｎ ｓｕｐｐｏｒｔ ｂｙｔｅ，ｈａｌｆ－ｗｏｒｄ，ａｎｄ ｗｏｒｄ ｄａｔａ・

Ｒｅａｄ ａｎｄ ｗｒｉｔｅ，ｓｕｐｐｏｒｔ ｔｈｅ ｐｒｏｃｅｓｓｉｎｇ ｏｆ ｓｉｇｎｅｄ ａｎｄ ｕｎｓｉｇｎｅｄ ｄａｔａ，ａｎｄ ｓｕｐｐｏｒｔ ｔｈｅ ｒｅａｄｉｎｇ

ａｎｄ ｓｔｏｒａｇｅ ｏｆ ｂｉｇ—ｅｎｄｉａｎ ａｎｄ ｌｉｔｔｌｅ—ｅｎｄｉａｎ．

ａｎｄ ｌｅａｒｎ ｔｈｅ ｋｎｏｗｌｅｄｇｅ ｏｆ ＵＶＭ’Ｓ ｐｈａｓｅ

（３）Ｓｔｕｄｙ ＵＶＭ ｖｅｒｉｆｉｃａｔｉｏｎ ｍｅｔｈｏｄｏｌｏｇｙ

万方数据
 山东大学硕士学位论文

ｍｅｃｈａｎｉｓｍ，ｏｂｊｅｃｔｉｏｎ ｍｅｃｈａｎｉｓｍ，ｓｅｑｕｅｎｃｅ ｍｅｃｈａｎｉｓｍ，ｆｉｅｌｄ ａｕｔｏｍａｔｉｏｎ ｍｅｃｈａｎｉｓｍ，

ｃｏｎｆｉｇ＿ｄｂ ｍｅｃｈａｎｉｓｍ，ｆａｃｔｏｒｙ ｍｅｃｈａｎｉｓｍ，ＴＬＭ（Ｔｒａｎｓａｃｔｉｏｎ Ｌｅｖｅｌ Ｍｏｄｅｌｉｎｇ）ｍｅｃｈａｎｉｓｍ

ａｎｄ ｒｅｇｉｓｔｅｒ ｍｏｄｅｌ．Ｃｏｍｐｌｅｔｅ ｔｈｅ ｄｅｓｉｇｎ ｏｆ ｖｅｃｔｏｒ ａｃｃｅｌｅｒａｔｏｒ ａｕｔｏｍａｔｉｃ ｖｅｒｉｆｉｃａｔｉｏｎ ｐｌａｔｆｏｒｍ

ｇｕｉｄｅｄ ｂｙ ｃｏｄｅ ｃｏｖｅｒａｇｅ ａｎｄ ｆｕｎｃｔｉｏｎ ｃｏｖｅｒａｇｅ．

（４）Ｅｘｔｒａｃｔ ｖｅｒｉｆｉｃａｔｉｏｎ ｆｕｎｃｔｉｏｎ ｐｏｉｎｔｓ ａｃｃｏｒｄｉｎｇ ｔｏ ｔｈｅ ｆｕｎｃｔｉｏｎａｌ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ

ｈｉｇｈ・ｐｅｒｆｏｒｍａｎｃｅ ｈａｒｄｗａｒｅ ｖｅｃｔｏｒ ａｃｃｅｌｅｒａｔｏｒｓ．ｗｒｉｔｅ ｔｅｓｔ ｃａｓｅｓ ａｎｄ ｆｕｎｃｔｉｏｎａｌ ｃｏｖｅｒａｇｅ

ｍｏｄｅｌｓ，ａｎｄ ｉｍｐｌｅｍｅｎｔ ａｕｔｏｍａｔｉｃ ｒｅｇｒｅｓｓｉｏｎ ｔｅｓｔｉｎｇ ｔｈｒｏｕｇｈ ｐｅｒｌ ｓｃｒｉｐｔｓ ａｎｄ ｍａｋｅｆｉｌｅ ｓｃｒｉｐｔｓ．

Ｕｓｅ ｔｈｅ ＸＣＥＬＩＵＭｌ９０９ ｔｏｏｌ ｐｒｏｖｉｄｅｄ ｂｙ Ｃａｄｅｎｃｅ ｔｏ ｃｏｍｐｉｌｅ ａｎｄ ｓｉｍｕｌａｔｅ，ｒｕｎ ｔｈｅ ｔｅｓｔ ｃａｓｅ，

ｖｉｅｗ ｔｈｅ ｓｉｍｕｌａｔｉｏｎ ｗａｖｅｆｏｒｍ ｔｈｒｏｕｇｈ ｖｅｒｄｉ，ａｎｄ ｕｓｅ ｔｈｅ ＩＭＣ ｔｏｏｌ ｔｏ ｃｏｌｌｅｃｔ ｃｏｖｅｒａｇｅ，

ａｃｈｉｅｖｅ １ ００％ｃｏｄｅ ａｎｄ ｆｕｎｃｔｉｏｎａｌ ｃｏｖｅｒａｇｅ，ａｎｄ ｃｏｎｆｉｒｍ ｔｈａｔ ｔｈｅ ｆｕｎｃｔｉｏｎａｌ ｖｅｒｉｆｉｃａｔｉｏｎ ｏｆ

ｔｈｅ ｖｅｃｔｏｒ ａｃｃｅｌｅｒａｔｏｒ ｍｏｄｕｌｅ ｍｅｅｔｓ ｔｈｅ ｒｅｑｕｉｒｅｍｅｎｔｓ，ｔｏ ａｃｈｉｅｖｅ ｔｈｅ ｄｅｓｉｒｅｄ
ｇｏａｌ．

Ｋｅｙ ｗｏｒｄｓ：Ｖｅｃｔｏｒ ｐｒｏｃｅｓｓｉｎｇ ａｃｃｅｌｅｒａｔｏｒ；ＵＶＭ；Ｆｕｎｃｔｉｏｎａｌ ｖｅｒｉｆｉｃａｔｉｏｎ；Ｃｏｖｅｒａｇｅ ａｎａｌｙｓｉｓ

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 山东大学硕士学位论文

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 山东大学硕士学位论文

目 录

摘要……………………………………………………………………………………………………………………………Ｉ
ＡＢＳＴＲＡＣＴ………………………………………………………………………………………………………………ＩＩ

１绪｛仑………………………………………………………………………………………………………………………．１
１．１研究背景及意义……………………………………………………………………．．１
１．２国内外研究现状……………………………………………………………………一２
１．３课题来源与研究内容………………………………………………………………．．３
１．４论文结构安排………………………………………………………………………一３
２矢量加速器设计与验证相关基础…………………………………………………………５
２．１高级高性能总线……………………………………………………………………一５
２．２ ＩＣＢ总线协议…………………………………………………………………………６
２．３ ＳＶ验证语言概述……………………………………………………………………．７
２．４ ＵＶＭ验证技术………………………………………………………………………．７
２．４．１ ＩⅣＭ验证平台…………………………………………………………………７
２．４．２ ＵＶＭ树形结构介绍……………………………………………………………８
２．４＇３ ＵＶＭ的ｐｈａｓｅ机制………………………………………………………………………………．９
２．４．４ ＵＶＭ的ｏｂｊｅｃｔｉｏｎ机制…………………………………………………………………………ｌ ０
２．４．５ ＵＶＭ的ｓｅｑｕｅｎｃｅ机制………………………………………………………………………．１０
２．４．６ ＵＶＭ的ｆｉｅｌｄ ａｕｔｏｍａｔｉｏｎ机制………………………………………………１０
２．４．７ ＵＶＭ的ｃｏｎｆｉｇ ｂｄ＿１．… … … 制机
２．４．８ ＵＶＭ的ｆａｃｔｏｒｙ机制…………………………………………………………………………．．１１
２．４．９ ＵＶＭ的ＴＬＭ机制……………………………………………………………………………一１ｌ
２．４．１０ ＵＶＭ的寄存器模型…………………………………………………………１ｌ
２．４．１ｌ覆盖率介绍…………………………………………………………………１２
３矢量加速器设计的实现…………………………………………………………………．．１３
３．１矢量加速器的功能特性……………………………………………………………１３
３．２矢量加速器设计框图和顶层接口…………………………………………………１４
３．３矢量加速器设计……………………………………………………………………１５
３．３．１内存读取模块设计…………………………………………………………一１ ５
３．３．２内存写入模块设计…………………………………………………………．．１ ７
３．３．３操作数缓冲模块和接收数缓冲模块设计…………………………………。１７
３．３．４仲裁处理模块设计…………………………………………………………一１ ８
３．３．５数据格式转换模块设计……………………………………………………．．１９
３．３．６硬件加速单元模块设计……………………………………………………．．１ ９
３．３．７矢量加速器主要寄存器……………………………………………………．．２４
４矢量加速器模块验证平台的实现………………………………………………………一２６
４．１验证方案……………………………………………………………………………．２６
４．１．１矢量加速器的验证计划和流程步骤………………………………………一２６
４．１．２矢量加速器的验证功能点…………………………………………………一２７

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４．２ ＵＶＭ验证平台的搭建………………………………………………………………２８
４．２．１ ＵＶＭ验证平台的ｔｏｐ层设计………………………………………………．２９
４．２．２ ＵＶＭ的ｅｎｖ层设计…………………………………………………………．３０
４．２．３ ＵＶＭ的ｉｎｔｅｒｆａｃｅ设计…………………………………………………………………………．３ １
４．２．４ ＵＶＭ验证平台的参考模型组件设计………………………………………．３２
４．２．５ ＵＶＭ的ｓｃｏｒｅｂｏａｒｄ组件设计………………………………………………．３８
４．２．６ ＵＶＭ的ａｇｅｎｔ组件设计……………………………………………………．．３８
４，２．７ ＵＶＭ的ｄｒｉｖｅｒ组件设计……………………………………………………．３９
４．２．８ ＩⅣＭ的ｍｏｎｉｔｏｒ组件设计…………………………………………………．．４０
４．２．９ ＵＶＭ的ｓｅｑｕｅｎｃｅｒ组件设计…………………………………………………４１
４．２．１０ ＵＶＭ的寄存器模型设计……………………………………………………４１
４．２．１ １
ＵＶＭ的ｒｅｇ ｒｅｔｐａｄ．２４一… … 计设
４．３功能覆盖率模型……………………………………………………………………４４
５矢量加速器验证结果与分析……………………………………………………………一４５
５．１矢量加速器验证平台目录…………………………………………………………４５
５．２ ＵＶＭ验证平台执行流程……………………………………………………………４５

５．３ ＵＶＭ仿真验证环境…………………………………………………………………４６
５．４测试用例……………………………………………………………………………４７
５．４．Ｉ冒烟测试……………………………………………………………………一４７
５．４．２矢量加速器寄存器测试……………………………………………………．．４８
５．４．３均值算子测试………………………………………………………………一４９
５．４．４极值算子测试………………………………………………………………．．５０
５．４．５ Ｃｏｐｙ算子测试………………………………………………………………．５ １
５．４．６ Ｌｉｓｔ算子测试…………………………………………………………………５２
５．４．７ Ｓｕｂｔｒａｃｔｉｏｎ算子测试…………………………………………………………５３
５．４．８异常测试用例………………………………………………………………．．５４
５．５覆盖率分析…………………………………………………………………………５４
结论…………………………………………………………………………………………………………………………５７
参考文献……………………………………………………………………………………．．５９
致谢…………………………………………………………………………………………………………………………６４

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 山东大学硕士学位论文

ＣｏＮＴＥＮＴＳ

Ｃｈｉｎｅｓｅ ａｂｓｔｒａｃｔ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．…．．．．．…．．．…．．．．．．．．．．．．．………．．．．．．．．．．．．．…．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．…．．．．】［

Ｅｎｇｌｉｓｈ ａｂｓｌ｝ｔ‘ａｃｔ．．．．．．．．．．．．．．…．．．．．．．．．．．．．．．．…．．．…．…．．．．．．．．．．．．．…．…．．．…．．．…．．…．…．．．．．．．．…．．．．．．．．．．．．．．．．．．．…．Ｉ】［
Ｃｈａｐｔｅｒ １ Ｉｎｔｒｏｄｕｃｔｉｏｎ．．．．．……．…．．．．．．．．．．．…．．．…．．．．．．．．．．．．．……．．．．．．．．．．…．．．．…．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．…．．．１
】１．】【Ｒｅｓｅａｒｃｈ ｂａｃｋｇｒｏｕｎｄ ａｎｄ ｓｉｇｎｉｆｉｃａｎｃｅ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．，．．】【
１．．２ Ｒｅｓｅａｒｃｈ ｓｔａｔｕｓ ａｔ ｈｏｍｅ ａｎｄ ａｂｒｏａｄ．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．：２１

１．３ Ｓｕｂｉｅｃｔ ｓｏｕｒｃｅ ａｎｄ ｒｅｓｅａｒｃｈ ｃｏｎｔｅｎｔ…．．．．．．．．．．．．．……．．．．．．．．．．．．．…．…．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．…．．．３

１．４ Ｔｈｅｓｉｓ ｓ缸ｕｃｎｌｒｅ ａｒｒａｎｇｅｍｅｎｔ………………………………………一：…………………………………一３

Ｃｈａｐｔｅｒ ２ Ｆｕｎｄａｍｅｎｔａｌｓ ｏｆＶｅｃｔｏｒ Ａｃｃｅｌｅｒａｔｏｒ Ｄｅｓｉｇｎ ａｎｄ Ｖｅｒｉｆｉｃａｔｉｏｎ．．．。．．．．．…．．．．．．．．．．．．．．．．．…．．．５

２．１ Ａｄｖａｎｃｅｄ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｂｕｓ………………………………………………………………………５
２．２ ＩＣＢ ｂｕｓ ｐｒｏｔｏｃｏｌ……………………………………………………………………………………………．．６

２．３ Ｏｖｅｒｖｉｅｗ ｏｆ ＳＶ Ｖｅｒｉｆｉｃａｔｉｏｎ Ｌａｎｇｕａｇｅ………………………………………………………………７

２．４ Ｉ．ⅣＭ Ｖｅｒｉｆｉｃａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ…………………………………………………………………………．．７
２．４．１ ＩⅣＭ Ｖ撕ｆｉｃａｔｉｏｎ Ｐｌａｔｆｏｒｍ………………………………………………………………………７
２．４．２ Ｉｎｔｒｏｄｕｃｔｉｏｎ ｔｏ ＵＶＭ ｔｒｅｅ ｓ缸ｕｃｎｌｒｅ……………………………………………………………８

２．４．３ Ｐｈａｓｅ ｍｅｃｈａｎｉｓｍ ｏｆＵＶＭ………………………………………………………………………．９

２．４．４ Ｏｂｊｅｃｔｉｏｎ ｍｅｃｈａｎｉｓｍ ｏｆＩⅣＭ………………………………………………………………．１０
２．４．５ Ｔｈｅ ｓｅｑｕｅｎｃｅ ｍｅｃｈａｎｉｓｍ ｏｆｌⅣＭ…………………………………………………………．１０
２．４．６ ＵＶＭ’Ｓ ｆｉｅｌｄ ａｕｔｏｍａｔｉｏｎ ｍｅｃｈａｎｉｓｍ………………………………………………………．．１０

２．４．７ Ｉ．ⅣＭ’Ｓ ｃｏｎｆｉｇ ｄｂ ｍｅｃｈａｎｉｓｍ…………………………………………………………………１１

ｍｅｃｈａｎｉｓｍ ｏｆＩⅣＭ……………………………………………………………．．１１
２．４．８ Ｔｈｅ ｆａｃｔｏｒｙ
２．４．９ ＴＵⅥｍｅｃｈａｎｉｓｍ ｏｆＩⅣＭ………………………………………………………………………１１

２．４．１０ ＵＶＭ’Ｓ ｒｅｇｉｓｔｅｒ ｍｏｄｅｌ…………………………………………………………………………．１１

２．４．１１ Ｉｎｔｒｏｄｕｃｔｉｏｎ ｔｏ Ｃｏｖｅｒａｇｅ．．．．．…．．．．．．．．．．．．．……．．．．．．．．．．．．．．．．…．．．．．．．．．．．．．．．．．．…．．．．．．．．．．…．１：２１

Ｃｈａｐｔｅｒ ３ ＶｅｃｔｏｒＡｃｃｅｌｅｒａｔｏｒ Ｄｅｓｉｇｎ．．．．．…．．．．…．．．．．．．．．．．．……．…．．．．．．．．．．．．…．．．．．．．．．．．．．．．．．．．．．．．…．．…．．．．】【：；

３．１ Ｆｕｎｃｔｉｏｎａｌ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆｖｅｃｔｏｒ ａｃｃｅｌｅｒａｔｏｒｓ…………………………………………………１３

３．２ Ｖｅｃｔｏｒ ａｃｃｅｌｅｒａｔｏｒ ｄｅｓｉｇｎ ｂｌｏｃｋ ｄｉａｇｒａｍ ａｎｄ ｔｏｐ．１ｅｖｅｌ ｉｎｔｅｒｆａｃｅ…………………………．．１４

３．３ ＶｅｃｔｏｒＡｃｃｅｌｅｒａｔｏｒ Ｄｅｓｉｇｎ．．．．．…．．………．．．．．．．．．．．．……．…．．．．．．．．．．．．…．．．．．．．．．．．．．．．．．．．．．．．…．．．．…．．１５

３．３．１ Ｄｅｓｉｇｎ ｏｆｍｅｍｏｒｙ ｒｅａｄ ｍｏｄｕｌｅ………………………………………………………………１５

３＇３．２ Ｄｅｓｉｇｎ ｏｆＭｅｍｏｒｙ Ｗｒｉｔｅ Ｍｏｄｕｌｅ……………………………………………………………１ ７

３．３．３ Ｄｅｓｉｇｎ ｏｆＯｐｅｒａｎｄ Ｂｕｆｆｅｒ Ｍｏｄｕｌｅ ａｎｄ Ｒｅｃｅｉｖｅｒ Ｂｕｆｆｅｒ Ｍｏｄｕｌｅ…………………１７

３．３．４ Ｄｅｓｉｇｎ ｏｆＡｒｂｉｔｒａｔｉｏｎ Ｐｒｏｃｅｓｓｉｎｇ Ｍｏｄｕｌｅ…………………………………………………１８

３．３．５ Ｄｅｓｉｇｎ ｏｆＤａｔａ Ｆｏｒｍａｔ Ｃｏｎｖｅｒｓｉｏｎ Ｍｏｄｕｌｅ……………………………………………．．１９

３．３．６ Ｄｅｓｉｇｎ ｏｆｈａｒｄｗａｒｅ ａｃｃｅｌｅｒａｔｉｏｎ ｕｎｉｔ ｍｏｄｕｌｅ……………………………………………１９
３．３．７ Ｖｅｃｔｏｒ Ａｃｃｅｌｅｒａｔｏｒ Ｍａｉｎ Ｒｅｇｉｓｔｅｒ……………………………………………………………２４

Ｃｈａｐｔｅｒ ４ Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆｔｈｅ ＶｅｃｔｏｒＡｃｃｅｌｅｒａｔｏｒ Ｍｏｄｕｌｅ Ｖｅｉｌｆｉｃａｔｉｏｎ Ｐｌａｔｆｏｍ……………２６

４．１ Ｖ．ｅｒｉｆｉｃａｔｉｏｎ ｓｃｈｅｍｅ………………………………………………………………………………………．．２６

４．１．１ Ｖａｌｉｄａｔｉｏｎ Ｐｌａｎ ａｎｄ Ｐｒｏｃｅｓｓ Ｓｔｅｐｓ ｆｏｒ Ｖｅｃｔｏｒ Ａｃｃｅｌｅｒａｔｏｒｓ…………………………．２６

４．１．２ Ｖｅｒｉｆｉｅａｔｉｏｎ ｆｕｎｃｔｉｏｎ ｐｏｉｎｔｓ ｏｆｖｅｃｔｏｒ ａｃｃｅｌｅｒａｔｏｒｓ……………………………………．．２７
４．２ Ｃｏｎｓｔｒｕｃｔｉｏｎ ｏｆＵＶＭ Ｖｅｒｉｆｉｃａｔｉｏｎ Ｐｌａｔｆｏｒｍ………………………………………………………２８

ＶＩＩ

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４．２．１ Ｔｏｐ ｌａｙｅｒ ｄｅｓｉｇｎ ｏｆＵＶＭ ｖｅｒｉｆｉｃａｔｉｏｎ ｐｌａｔｆｏｒｍ………………………………………一２９

４．２．２ ＩⅣＭ’Ｓ ｅｎｖ ｌａｙｅｒ ｄｅｓｉｇｎ…………………………………………………………………………３０
４．２．３ Ｉｎｔｅｒｆａｃｅ ｄｅｓｉｇｎ ｏｆ ＵＶＭ………………………………………………………………………一３ １
４．２．４ Ｒｅｆｅｒｅｎｃｅ Ｍｏｄｅｌ Ｃｏｍｐｏｎｅｎｔ Ｄｅｓｉｇｎ ｏｆＵⅣＭ Ｖ．ｅｒｉｆｉｃａｔｉｏｎ Ｐｌａｔｆｏｒｍ…………．．３２
４．２．５ Ｉ丁ＶＭ’Ｓ ｓｃｏｒｅｂｏａｒｄ ｃｏｍｐｏｎｅｎｔ ｄｅｓｉｇｎ………………………………………………………３８

４．２．６ Ｉ ｎ伦ｒＳ ａｇｅｎｔ ｃｏｍｐｏｎｅｎｔ ｄｅｓｉｇｎ……………………………………………………………一３８

４．２．７ Ｉ丁Ⅷ’Ｓ ｄｒｉｖｅｒ ｃｏｍｐｏｎｅｎｔ ｄｅｓｉｇｎ……………………………………………………………．．３９
４．２．８ ＩⅣＭ’Ｓ ｍｏｎｉｔｏｒ ｃｏｍｐｏｎｅｎｔ ｄｅｓｉｇｎ…………………………………………………………．４０
４．２．９ Ｉ『ｖＭ’Ｓ ｓｅｑｕｅｎｃｅｒ ｃｏｍｐｏｎｅｎｔ ｄｅｓｉｇｎ………………………………………………………．４１
４．２．１０ Ｒｅｇｉｓｔｅｒ Ｍｏｄｅｌ Ｄｅｓｉｇｎ ｏｆＩⅣＭ……………………………………………………………４１
ＵＶＭ’Ｓ ｒｅｇ＿ａｄａｐｔｅｒ ｄｅｓｉｇｎ……………………………………………………………………４２
４．２．１１

４．３ Ｆｕｎｃｔｉｏｎａｌ Ｃｏｖｅｒａｇｅ Ｍｏｄｅｌ Ｄｅｓｉｇｎ…………．……………………．………．………………………．４４

Ｃｈａｐｔｅｒ ５ Ｖｅｃｔｏｒ Ａｃｃｅｌｅｒａｔｏｒ Ｖｅｒｉｆｉｃａｔｉｏｎ Ｒｅｓｕｌｔｓ ａｎｄ Ａｎａｌｙｓｉｓ………………………………………４５

５．１ Ｖｅｃｔｏｒ Ａｃｃｅｌｅｒａｔｏｒ Ｖ撕ｆｉｃａｔｉｏｎ Ｐｌａｔｆｏｒｍ Ｃａｔａｌｏｇ………………………………………………．４５
５．２ ＩⅣＭ Ｖｅｒｉｆｃａｔｉｏｎ Ｐｌａｔｆｏｒｍ Ｅｘｅｃｕｔｉｏｎ Ｐｒｏｃｅｓｓ…………………………………………………．４５

５．３ Ｉ『ｖＭ ｓｉｍｕｌａｔｉｏｎ ｖｅｒｉｆｉｃａｔｉｏｎ ｅｎｖｉｒｏｎｍｅｎｔ………………………………………………………．．４６

５．４ Ｔｅｓｔ Ｃａｓｅｓ……………………………………………………………………………………………………．．４７

１；．４．１ Ｓｍｏｋｅ ｔｅｓｔ……………………………………………………………………………………………４７

５．４．２ Ｖｅｃｔｏｒ Ａｃｃｅｌｅｒａｔｏｒ Ｒｅｇｉｓｔｅｒ Ｔｅｓｔ……………………………………………………………．．４８

５．４．３ Ｔｈｅ ａｖｅｒａｇｅ ｏｐｅｒａｔｏｒ ｔｅｓｔ………………………………………………………………………．ｚ１９

５．４．４ Ｔｈｅ ｃｏｍｐａｒｅ ０１９ｅｒａｔｏｒ ｔｅｓｔ………………………………………………………………………！；（）

５．４．５ Ｔｈｅ ｃｏｐｙ ｏｐｅｒａｔｏｒ ｔｅｓｔ……………………………………………………………………………５ １

５．４．６ Ｔｈｅ ｌｉｓｔ ｏｐｅｒａｔｏｒ ｔｅｓｔ………………………………………………………………………………５２

５．４．７ Ｔｈｅ ｓｕｂｔｒａｃｔｉｏｎ ｏｐｅｒａｔｏｒ ｔｅｓｔ…………………………………………………………………．．５３

５．４．８ Ｅｘｃｅｐｔｉｏｎ ｔｅｓｔ ｃａｓｅｓ………………………………………………………………………………．５４

５．５ Ｃｏｖｅｒａｇｅ Ａｎａｌｙｓｉｓ…………………………………………………………………………………………．！；ｚＩ

Ｃｏｎｃｌｕｓｉｏｎ………………………………………………………………………………………………………………．．５７

Ｒｅｆｅｒｅｎｃｅ…………………………………………………………………………………………………………………．５９

Ａｃｋｎｏｗｌｅｄｇｍｅｎｔｓ……………………………………………………………………………………………………．．６ｚＩ

ⅥＩ

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近年来，随着以云计算和物联网为代表的现代电子信息技术飞速发展，ＭＣＵ应用
的场景越多越广泛，对其计算能力的需求也日益提高，促进了底层电路硬件快速发展。
因为微控制器本身运算架构的原因，只通过ＭＣＵ进行大量算子运算，得到算子运算结
果的时间相对较长，对于需要低延迟和即时反应的场合，这种只通过ＭＣＵ进行算子运
算无法满足需求，可以将相关算子做成硬件加速器，通过硬件加速器进行处理相关算子
运算，而ＭＣＵ只需要处理硬件加速器的寄存器配置就可以得到硬件加速器的运算结果，
同时微处理器会减少对内存的消耗。微处理器有了硬件加速器的帮助，对于资源的消耗
可以减少至少１０％Ｅｌｌ。
对于需要即时反应、系统能效要求较高的芯片需求中，处理相关运算时希望回馈反
应速度较高，ＭＣＵ结合硬件加速器就显得极为重要。在对计算能力需求高和要求低延
迟的背景下，硬件加速器模块的研究具有很大的必要性和实用性。硬件加速器可以加速
各种运用的计算需求［２１，而且集成了硬件加速器和ＭＣＵ的芯片在处理运算所耗用的资
源上也会得到大幅优化，节能功耗的优势也较为显著，使得芯片能够处理更高复杂度和
更高要求的工作。硬件加速器和微控制器做成的ＳｏＣ芯片，不采用ＭＣＵ外部单独挂一
个运算处理单元，可以在成本方面做到优化，节省了载板空间，提高了运算整体效率。

因此，矢量硬件加速器的模块对于处理大量常用算子，例如比较（ｃｏｍｐａｒｅ）算子、均
值（ａｖｅｒａｇｅ）算子、ｌｉｓｔ算子、矢量减法（ｓｕｂｔｒａｃｔｉｏｎ）算子以及复制（ｃｏｐｙ）算子具有
极其重要的意义，矢量加速器模块的验证工作也是意义重大。

ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）技术是当今集成电路行业的重点研究的方向之一，它是一个
微小型系统，将微处理器、内存、口核和其他组件集成在一个芯片上进行协同工作［３，４１。
因为工艺和技术的快速发展，各个芯片公司不断追求更高的性能和更低的功耗，芯片复
杂度的提升增大了验证难度。ＳｏＣ的验证流程变得复杂多样，其中模块级验证为了确保
口核的功能是否正确和完整，是验证环节中不可缺少的一环。
一个完善有效的验证方法学对芯片验证极为重要，验证占据整个设计过程的
６０～８０％时间［５－７】。ＵＶＭ常常用于验证变得越来越复杂的ＤＵＴ（Ｄｅｓｉｇｎ Ｕｎｄｅｒ Ｔｅｓｔ）【８］，
它的验证平台、验证组件以及测试序列具有较好的可重用性【９１。当今国内外芯片设计公
司广泛采用的ＵＶＭ验证方法学，因而使用ＵＶＭ方法学验证矢量加速器模块具有较高
的实用性和现实意义。

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国内外对硬件加速器的探索一直没有停止。在２００８年，ＨａｉＪｉｅ Ｙａｎｇ等人设计了矢
量加速器的专用集成电路，实现基于梅尔频率倒谱系数（ＭＦＣＣ）特征的连续密度隐马
尔可夫模型（ＣＨＭＭ）识别算法，大大提高系统的实现效率和降低了成本［１０］。同年，智
强、李鹏、董明等人设计出嵌入式语言识别系统，通过对Ｍａｈａｌａｎｏｂｉｓ距离模块映射成
硬件加速模块，大大优化整个系统的性能【１１］。２０１０年，胡云峰、陈虹等人从硬件实现
控制算法的角度研究了预测控制器的设计与实现【１２】。２０１５年，Ｍｉｎｋｗａｎ Ｋｅｅ等人提出
了一种基于６轴传感器检测运动方向的硬件加速，用于处理复杂的卡尔曼滤波，提高方
向估计的准确性并且降低其能耗［１３】。同年，方睿、刘加贺等人设计了卷积神经网络的
ＦＰＧＡ并行加速方案设计，在计算效率方面有着显著提高［１４】。２０１８年，Ｆｒａｎｃｅｓｃｏ Ｃｏｎｔｉ

等人提出了ⅫＯＲ神经引擎（ＸＮＥ），这是一种用于二元神经网络的全数字可配置硬
件加速器Ⅲ，它能够自主与ＭＣＵ协作，实现更加复杂的行为【１５］。２０２０年，陆申阳、冉
峰等人设计了一种用于自适应直方图均衡化的硬件加速，使算法在图形增强方面使用更
加容易【１６］。２０２１年，Ｒａｋｓｈｉｔ Ｍｉｔｔａｌ等人针对自适应ＭａＭｅＭｉ滤波器提出了硬件加速器
架构，硬件加速器针对各种生物电位信号趋势进行了测试，单个硬件能够以较少的计算
成本和较低的延迟从所有考虑的测量中消除基线漂移【１７】。
在早期的芯片开发设计和验证中，验证是由设计人员根据芯片设计功能需求，使用
硬件编程语言编写定向测试用例，对数据结果进行人工比对［１８】。该验证方法缺点是需要
编写大量的定向测试用例，很难功能模块化和随机化验证，无法复用到其他项目等。
随着集成电路行业迅速发展，单纯的使用硬件描述语言进行芯片验证已经很难满足

要求，通过建立一个验证环境来进行测试和发现缺陷变得越来越重要【１９】。Ｓｙｎｏｐｓｙｓ和
ＣｏＷａｒｅ等公司合力开发ＳｙｓｔｅｍＣ语言，它能够从系统级到门级对复杂电子系统进行建
模【２０１。ＳｙｓｔｅｍＣ是一种广泛用于对系统级芯片进行原型设计的工具，是一个Ｃ＋＋库【２１】，
用于系统架构建模、硬件和软件协同设计以及早期集成等【２２］。２００２年，Ｓｙｓｔｅｍ Ｖｅｒｉｌｏｇ

诞生，它完全兼容Ｖｅｒｉｌｏｇ，深受芯片验证人员的喜爱。在２００５年，成为ＩＥＥＥ标准【２３】。
Ｓｙｓｔｅｍ Ｖｅｒｉｌｏｇ提供了面向对象语言中的高级数据结构，这些数据结构支持对复杂数据
类型进行更高级别的抽象和建模【２４１，同时具有约束、功能覆盖率等芯片验证独有的特性
并且它自身拥有内存管理机制等诸多优点，至今还是主流的ＩＣ验证语言。
伴随着验证语言发展，验证方法学也不断改进。２００２年，ｅＲＭ（ｅ Ｒｅｕｓｅ Ｍｅｔｈｏｄｏｌｏｇｙ）

方法学被Ｖｅｒｉｓｉｔｙ公司推出【２５】；２００３年，Ｓｙｎｏｐｓｙｓ基于ＯｐｅｎＶｅｒａ提出了ＲＶＭ方法学［１８】；
２００６年，Ｓｙｎｏｐｓｙｓ公司基于ＳＶ（Ｓｙｓｔｅｍ Ｖｅｒｉｌｏｇ）语言发布ＶＭＭ方法学，支持基于事
务的验证和随机验证等［２６】；同年ＡＶＭ验证方法学也被Ｍｅｎｔｏｒ公司发布；２００８年，Ｍｅｎｔｏｒ
和Ｃａｎｄｅｎｃｅ将资源集中在使用ＳＶ语言的ＯＶＭ（Ｏｐｅｎ Ｖｅｒｉｆｉｃａｔｉｏｎ Ｍｅｔｈｏｄｏｌｏｇｙ）方法

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学上【２７１，它支持ｆａｃｔｏｒｙ机制等；２０１１年，Ａｃｃｅｌｌｅｒａ引入了ＵＶＭ验证方法学【２８１。ＵＶＭ
继承了之前的多种验证方法学的优点，去掉了它们的缺点，并且被不同的工具供应商如
Ｍｅｎｔｏｒ等公司支持［２９１。ＵＶＭ验证方法学在国内外公司广泛使用，它降低验证成本，提
高整个行业的设计质量［３０］，已经成为一种用于验证集成电路设计的标准化方法［３ｌ】。

１．３课题来源与研究内容

课题来源于实习公司的一个ＳｏＣ项目上哥｜生能硬件矢量加速器模块。主要对矢量加
速器模块的功能特性进行分析，并画出设计结构框图，设计了矢量加速器内部各个模块，
实现了矢量加速器的设计，并对其进行ＵＶＭ验证方法学的模块级验证，保证所设计的
矢量加速器满足功能需求。本论文设计的矢量加速器模块是对一些常用的矢量算子运算
进行了硬件加速，可以缩短微处理器运算这些算子所涉及的算法完成时间。通过矢量硬
件加速的功能扩展来提高系统刷新率，弥补ＭＣＵ运算能力的不足，并且可以缩短整个
系统算子运算的时间。

本论文的矢量加速器设计是对ｃｏｍｐａｒｅ算子、ａｖｅｒａｇｅ算子、ｌｉｓｔ算子、ｓｕｂｔｒａｃｔｉｏｎ
算子、ｃｏｐｙ算子进行硬件化，并且矢量加速器可以独立完成对数据的高速读写操作，可
以支持字节、半字、字数据的读写操作，支持有符号和无符号数据的处理以及支持数据
印第安序的读取和存放。整体设计框架可以分为内存读取模块、内存写入模块、仲裁处
理模块、硬件加速单元模块、操作数缓冲模块、数据格式转换模块、接收数缓冲模块和

寄存器模块。在实现高性能硬件矢量加速器设计的基础上，使用Ｓｙｓｔｅｍ Ｖｅｒｉｌｏｇ语言与
通用验证方法学ＵＶＭ进行验证。搭建模块化、可重用性、自动化比对、以覆盖率为导
向的ＵＶＭ验证平台，根据矢量加速器模块的功能特性提取验证功能点，根据验证功能
点构建大量的随机测试和定向测试，最后根据代码覆盖率和功能覆盖率，确定矢量加速
器模块的设计功能是否符合要求。

１．４论文结构安排

本文共分为五个章节，具体内容如下：
第一章为绪论，主要分析了硬件加速器的重要性，引入了ＵＶＭ验证方法学，并概
况了国内外研究硬件加速和芯片验证的发展现状，最后对选题来源和论文组织结构进行
介绍。
第二章主要对高性能硬件矢量加速器设计所用到的相关理论进行介绍，比如高级高
性能总线和ＩＣＢ总线等，并且介绍了ＳＶ语言和ＵＶＭ验证技术，对ＵＶＭ的平台结构、
机制以及寄存器模型等进行说明。

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第三章对高性能硬件矢量加速器的设计实现进行详细描述，主要对矢量加速器的功
能特性进行分析，设计出矢量加速器总体框图，对矢量加速器内部的各个模块进行设计，
并且对矢量加速器中各个模块的信号和接口连接以及对各个模块的状态机进行详细说
明。

第四章是基于高性能硬件矢量加速器的ＵＶＭ验证平台实现，对矢量加速器验证方
案进行详细说明，提出本设计的所要验证的功能点，之后对ＵＶＭ中的各个组件和连接
如何实现进行描述，最后设计出功能覆盖率模型。
第五章是高性能硬件矢量加速器验证结果与分析，首先介绍了矢量加速器在项目平
台的目录结构，使用ＣＶＳ进行版本的管理和控制，然后对ＵＶＭ验证平台的执行流程以
及仿真验证环境进行说明，最后对测试用例和覆盖率报告进行详细分析。

最后结论部分总结了本论文所做的工作，指出研究中存在的问题和需要改进的地
方，并且展望了本论文今后有待研究的方向和趋势。

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２矢量加速器设计与验证相关基础

２．１高级高性能总线

总线互连设计和系统性能有着很强的联系，设计无效的系统总线可能会干扰内存和

处理器之间或外围设备和内存之间信息的传输【３２１。ＡＭＢＡ系统架构如图２－１所示，高级
高性能总线（ＡＩ－ＩＢ）是高级微控制器总线架构（ＡＭＢＡ）规范定义的一种通信标准［３３］，它
可以充当高性能系统主干总线［３４］，可以支持处理器、片内存储器和片外外部存储器接口
以及通过转接桥对低速模块的高效连接【３５】。

图２－１ＡＭＢＡ系统架构

ＡＨＢ系统是由几个主设备和从设备通过多路复用器连接组成，多路复用器由仲裁
器和译码器控制【３６］，ＡＨＢ总线互联结构如图２－２所示。

图２—２ＡＨＢ总线互联结构

ＡＨＢ Ｍａｓｔｅｒ通过提供地址和控制信息启动读写操作，一次只有一个主机可以访问

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总线。ＡＨＢ Ｓｌａｖｅ用于执行读取和写入操作。ＡＨＢ Ａｒｂｉｔｅｒ是设计中的主要控制组件，用

于一次授予对总线特定主设备的访问权限。ＡＨＢ Ｄｅｃｏｄｅｒ对主设备给出的地址进行解
码，并选择从机进行数据传输。ＡＨＢ支持突发传输，支持数据与地址分离的流水线等
操作【３７】。

ＩＣＢ总线系统结构如图２．３所示，主设备和从设备通过命令通道和返回通道进行信
息交互。主设备向从设备通过命令通道发送地址和控制信息，从设备通过返回通道把反
馈结果发送回主设备ｒ３８１。

命令通道

地址与控 地址与控 地址与控 地址与控

制信息 制信息 制信息 制信息
Ｌ

Ｍａｓｔｅｒ Ｓｌａｖｅ

反馈结果 反馈结果 反馈结果 反馈结果

返回通道

图２－３ ＩＣＢ总线系统结构

ＩＣＢ总线协议继承了ＡＸＩ和ＡＨＢ的许多特点，采用分离的地址和数据的方式，支
持一主多从、多主多从等拓扑结构［３８１。表２．１是ＩＣＢ总线接口信号，表２．１中前六个信
号属于命令通道，后四个信号属于返回通道。

表２－１ ＩＣＢ总线接口信号

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通用验证方法学所用到的验证语言是ＳＶ语言，ＳＶ是英文单词Ｓｙｓｔｅｍ Ｖｅｒｉｌｏｇ的缩
写【３９１。ＳＶ语言结合了Ｖｅｒｉｌｏｇ、Ｃ＋＋、Ｃ语言等概念，使它拥有硬件描述语言和更高层
级抽象设计建模的优点［４０】。
ＳＶ语言提供了一个面向对象的编程模型［４１１，能够产生受约束的随机激励，支持多
线程和线程间的通信，支持硬件描述语言的四状态数值，支持断言验证等特性［２３１。ＳＶ
语言的出现对芯片验证具有很大的帮助，它配合验证方法学能够很好的提高项目复用
性，帮助验证人员节省开发项目的时间，提高验证效率。

本文是通过ＵＶＭ验证方法学对矢量加速器进行ＥＤＡ验证。下面将对ＵＶＭ验证方
法学进行介绍，对构建ＵＶＭ验证平台的各个组件、机制和寄存器模型进行研究，为搭
建矢量加速器验证平台做好前期工作。

２．４．１ ＵＶＭ验证平台

ＵＶＭ验证平台中所有的组件是由ＵＶＭ预先定义好的类派生而来［４２１。ＵＶＭ验证方
法学将芯片验证流程标准化，每一个基于ＵＶＭ方法学的验证平台结构大致相似。芯片
验证人员可以按照ＵＶＭ方法学提供的大致框架，编写继承ＵＶＭ中各个组件，建立各
个组件间的通信，完成ＵＶＭ验证平台的搭建。图２－４是经典的ＵＶＭ验证平台结构框
图。图２．４中各个验证平台组件如下所述：

（１）序列器ｓｅｑｕｅｎｃｅｒ组件：对ｓｅｑｕｅｎｃｅ进行管理。每当ｄｒｉｖｅｒ组件索要事务级数
据时，该组件会把ｓｅｑｕｅｎｃｅ生成的事务级数据发送给ｄｒｉｖｅｒ组件。
（２）驱动器ｄｒｉｖｅｒ组件：主要功能是向ｓｅｑｕｅｎｃｅｒ索要事务级数据，和将索要的事
务级数据转换成测试设计模块能够接收信息，通过ｉｎｔｅｒｆａｃｅ传送到待测试模块［４３１。
（３）监测器ｍｏｎｉｔｏｒ组件：功能是监控数据，通过ｉｎｔｅｒｆａｃｅ监控待测试模块，获得
有用的数据并将数据转换成事务级数据，可以将数据传送给ｓｃｏｒｅｂｏａｒｄ组件或ｒｅｆｅｒｅｎｃｅ
ｍｏｄｅｌ组件【删。

（４）代理器ａｇｅｎｔ组件：它是一个抽象容器，可以把ｍｏｎｉｔｏｒ组件、ｓｅｑｕｅｎｃｅｒ组件
和ｄｒｉｖｅｒ组件封装在一起【４５】。它可以配置为主动或者被动模式。在主动模式下，它们用
于模拟设备并根据测试指令驱动事务，而在被动模式下，它们仅用于监控ＤＵＴ活动［４６】。
（５）计分板ｓｃｏｒｅｂｏａｒｄ组件：基于ＵＶＭ环境提供功能检查和错误检测，可以通过
比较参考模型组件的期望值和待测设计模块输出的实际数据，并将比较的结果数据打印

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下来，验证人员可以查看ｌｏｇ文件，判断待测设计模块是否功能正确［４７１。
（６）参考模型ｒｅｆｅｒｅｎｃｅ ｍｏｄｅｌ组件：主要功能是模仿ＤＵＴ去实现与其相同的功能。

ＤＵＴ是用Ｖｅｆｉｌｏｇ编写，参考模型组件使用ＳＶ语言编写，ＳＶ语言会更加灵活。
（７）环境ｅｎｖ组件：主要功能可以容纳了ａｇｅｎｔ组件、ｓｃｏｒｅｂｏａｒｄ组件和ｒｅｆｅｒｅｎｃｅ
ｍｏｄｅｌ组件等，完成所容纳组件的创建和接口的连接。

＼ ７ 弋 ７
ＤＵＴ ＜７

图２－４经典ＵＶＭ验证平台

２．４．２ ＵＶＭ树形结构介绍

一个完整ＵＶＭ的验证平台包含ｅｎｖ组件、ａｇｅｎｔ组件、ｓｅｑｕｅｎｃｅｒ组件、ｄｒｉｖｅｒ组件、
ｓｃｏｒｅｂｏａｒｄ组件、ｍｏｎｉｔｏｒ组件、ｒｅｆｅｒｅｎｃｅ ｍｏｄｅｌ组件等，所有组件构成了如图２．５所示
的一种层次鲜明的ＵＶＭ树形组织结构【４８１。

ＵＶＭ验证平台中各个组件可以通过ｐｈａｓｅ机制驱动运行，ｐｈａｓｅ机制可以对所包含
的各个组件进行统一调度管理。从图２．５可以看出ＵＶＭ中各个组件的树状关系，ｕｖｍ ｔｏｐ

为树状图的树根。因为各个组件ｎｅｗ函数运行时确定了ｐａｒｅｎｔ，形成了图２．５所示的层
次清楚的组织结构。基于层次鲜明的树形组织结构，ＵＶＭ验证平台方便了验证人员对
项目的管理和对错误的定位。

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图２．５ ＵＶＭ树形结构图

２．４．３删的ｐｈａｓｅ机制
ＵＶＭ的ｐｈａｓｅ机制在ＵＶＭ仿真验证过程中极其重要，在仿真验证流程中，它是控
制协调ＵＶＭ验证平台中的各个组件问同步问题，预防组件间的冲突。各个组件可以根
据各自的需求阶段性执行。

ｐｒｅ＿ｒｅｓｅｔ＿ｐｈａｓｅ
ｂｕｉｌｄ＿ｐｈａｓｅ

／
ｒｅｓｅｔ＿ｐｈａｓｅ

ｆｕｎｃｔｉｏｎ ｃｏｎｎｅＣｔ＿ｐｈａｓｅ
ｐｏｓｔｒｅｓｅＬｐｈａｓｅ
ｐｈａｓｅ ｅｎｄ—ｏｆ——ｅｌａｂｏｒａｔｉｏｎ＿ｐｈａｓｅ ｐｒｅ＿ｃｏｎｆｌｇｕｒｅ＿ｐｈａｓｅ
自Ｉ
上Ｉ ｓｔａｒｔ——ｏｆ——ｓｉｍｕｌａｔｉｏｎ＿ｐｈａｓｅ
ｃｏｎｆｉｇｕｒｅ＿ｐｈａｓｅ
而ｌ ｐｏｓＬｃｏｎｆｌｇｕｒｅ＿ｐｈａｓｅ
下Ｉ ｒｕｎ＿ｐｈａｓｅ
ｐｒｅ＿ｍａｉｎ＿ｐｈａｓｅ
执Ｉ
行Ｉ ｅｘｔｒａｃｔ＿ｐｈａｓｅ ｍａｉｎ＿ｐｈａｓｅ

＼
山 ｃｈｅｃｋ＿ｐｈａｓｅ
ｐｏｓｔ＿ｍａｉｎ＿ｐｈａｓｅ
ｆｕｎｃｔｉｏｎ
ｐｒｅ＿ｓｈｕｔｄｏｗｎ＿ｐｈａｓｅ
ｐｈａｓｅ ｒｅｐｏｔ＿ｐｈａｓｅ
ｓｈｕｔｄｏｗｎ＿ｐｈａｓｅ
ｆｉｎａｌ＿＿ｐｈａｓｅ ｐｏｓｔ＿ｓｈｕｔｄｏｗｎ＿ｐｈａｓｅ

图２－６ ＵＶＭ的ｐｈａｓｅ机制

ＵＶＭ根据各个ｐｈａｓｅ是否会耗费仿真运行时间的特性，可以分为如图２－６所示的两
大类：ｆｕｎｃｔｉｏｎ ｐｈａｓｅ和ｔａｓｋ ｐｈａｓｅ。Ｆｕｎｃｔｉｏｎ ｐｈａｓｅ不消耗仿真时间，通过函数来实现，
如ｂｕｉｌｄ ｐｈａｓｅ、ｃｏｎｎｅｃｔ ｐｈａｓｅ、ｆｉｎａｌ ｐｈａｓｅ等，而ｔａｓｋ ｐｈａｓｅ消耗仿真时间，通过任务

来实现，如ｒｕｎ ｐｈａｓｅ等【４９１。
ＵＶＭ中各个ｐｈａｓｅ是从上到下依次执行的。对于这两类ｐｈａｓｅ，在同一仿真时间内
只允许一个ｐｈａｓｅ运行的是ｆｕｎｃｔｉｏｎ ｐｈａｓｅ；对于ｔａｓｋ ｐｈａｓｅ，如图２－６所示，ｒｕｎ ｐｈａｓｅ

和ｐｒｅ ｎ ｉ等若干个小的
ｐｈａｓｅ ａｍ． 方
ｐｈａｓｅ 是可以同时并行执行。
大极制 ＵＶＭ 的
机 ｐｈａｓｅ

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便了验证项目的移植和不同组件间的同步控制。

２．４．４ ＵＶＭ的ｏｂｊｅｃｔｉｏｎ机制

ＵＶＭ中的ｏｂｊｅｃｔｉｏｎ机制的主要功能是负责打开和关闭ＵＶＭ验证平台。每进入一
个ｐｈａｓｅ中，ＵＶＭ验证平台都会去检查是否有ｏｂｊｅｃｔｉｏｎ被ｒａｉｓｅ。如果ｐｈａｓｅ有被ｒａｉｓｅ
起来，就会等这个ｏｂｊｅｃｔｉｏｎ被ｄｒｏｐ后停止仿真；如果ｐｈａｓｅ没有被ｒａｉｓｅ，则ＵＶＭ验
证平台会自动结束当前ｐｈａｓｅ。需要注意的是ｒａｉｓｅ ｏｂｊｅｃｔｉｏｎ语句的前面，不能编写具有
消耗仿真时间的代码或语句。因此在ＵＶＭ验证平台执行的过程中，每一次进入一个组

件的ｐｈａｓｅ，ＵＶＭ验证平台都会去统计ｐｈａｓｅ是否ｒａｉｓｅ ｏｂｊｅｃｔｉｏｎ，并且会监听是否
ｏｂｊｅｃｔｉｏｎ被撤销。因为ＵＶＭ树形结构有多个节点，所以ｏｂｊｅｃｔｉｏｎ控制办法有多种。在
实际项目中，通常会在ｓｅｑｕｅｎｃｅ的代码中将ｓｅｑｕｅｎｃｅｒ的ｏｂｊｅｃｔｉｏｎ拉起，在ｓｅｑｕｅｎｃｅ结
束后撤销掉ｏｂｊｅｃｔｉｏｎ。代码一般以如下格式编写：
ｔａｓｋ ｒｕｎ＿ｐｈａｓｅ（ｕｖｍ＿＿ｐｈａｓｅ ｐｈａｓｅ）；
ｐｈａｓｅ．ｒａｉｓｅ＿ｏｂｊｅｃｔｉｏｎ（ｔｈｉｓ）；

ｐｈａｓｅ．ｄｒｏｐ＿ｏｂｊｅｃｔｉｏｎ（ｔｈｉｓ）；
ｅｎｄｔａｓｋ

２．４．５ ＵＶＭ的ｓｅｑｕｅｎｃｅ机制

为了防止每次修改测试用例时，验证人员都要修改驱动代码，ＵＶＭ方法学引入了

ｓｅｑｕｅｎｃｅ机制。Ｓｅｑｕｅｎｃｅ机制的出现让事务级信息的产生和激励驱动不用混在一起，各
自分工明确，ｓｅｑｕｅｎｃｅ是负责事务级数据的产生，ｄｒｉｖｅｒ组件可以向ｓｅｑｕｅｎｃｅｒ索要事务
级数据，和将索要的事务级数据转换成测试设计模块能够接收的激励信号。芯片验证人

员想要产生不同的ｔｒａｎｓａｃｔｉｏｎ，只需要修改ｓｅｑｕｅｎｃｅ来实现。在ＵＶＭ验证方法学中，

通过编写ｓｅｑｕｅｎｃｅ来产生各种不同测试功能的激励，芯片验证人员只需要编写不同的
ｓｅｑｕｅｎｃｅ代码，就可以很方便快捷产生各种不同功能的测试激励。Ｓｅｑｕｅｎｃｅ机制还可以
对ＵＶＭ验证平台进行控制。一般控制验证平台的功能会在ｓｅｑｕｅｎｃｅ的代码中实现，即
在ｓｅｑｕｅｎｃｅ中编写ｒａｉｓｅｏｂｊｅｃｔｉｏｎ和ｄｒｏｐ＿ｏｂｊｅｃｔｉｏｎ。当一个ｓｅｑｕｅｎｃｅ启动起来之后，
ＵＶＭ会自动去执行ｓｅｑｕｅｎｃｅ中的ｂｏｄｙ任务。

２．４．６ ＵＶＭ的ｆｉｅｌｄ ａｕｔｏｍａｔｉｏｎ机制

ＵＶＭ的ｆｉｅｌｄ ａｕｔｏｍａｔｉｏｎ机制在ＵＶＭ验证平台的搭建中经常被使用。芯片验证人

员可以使用ｕｖｍ ｆｉｅｌｄ宏注册的成员变量，可以方便快捷的调用ＵＶＭ的自己的内建函

数，比如ｃｏｐｙ函数、ｃｏｍｐａｒｅ函数、ｐｒｉｎｔ函数，节省了验证人员自己编写大量代码的时
间。

１０

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２．４．７ ＵＶＭ的ｅｏｎｆｉｇ＿．ｄｂ机制

ＵＶＭ的ｃｏｎｆｉｇ＿ｄｂ机制通常是成对出现的，通过ｓｅｔ语句发送和ｇｅｔ语句接收信息，
它可以把ｖｉｒｔｕａｌ ｉｎｔｅｒｆａｃｅ、单一变量值等传递到环境中。使用ｕｖｍ ｃｏｎｆｉｇ ．ｄｂ 的语法传
递寄存器模型句柄代码如下所示：

ｕｖｍ＿ｃｏｎｆｉｇ＿ｄｂ＃（ｖｐｕ２＿ｔｏｐｒｅｇ＿ｍｏｄｅｌ）：：ｓｅｔ（ｔｈｉｓ，“ｍ』ｎＶ”，‘伽”，ｐ－口１）；
ｕｖｍ＿ｃｏｎｆｉｇ＿ｄｂ＃（ｖｐｕ２＿ｔｏｐ＿ｒｅｇ＿ｍｏｄｅｌ）：：ｇｅｔ（ｔｈｉｓ，＇＂＇，＂叠肋”，ｐ唧）；
＃（ｖｐｕ２＿ｔｏｐｒｅｇ＿ｍｏｄｅｌ）代表着要传递的参数类型是矢量加速器的寄存器模型。在ｇｅｔ
语句实际代码编写时，习惯使用ｉｆ语句进行判断，从而可以很容易知道ｃｏｎｆｉｇ ｄｂ机制
有没有把参数ｇｅｔ操作成功，防止出现异常情况。

２．４．８删的ｆａｃｔｏｒｙ机制
Ｆａｃｔｏｒｙ机制在ＵＶＭ验证平台主要作用是可以将一个类自动例化，并且可以调用相

关的函数和任务。它还有个很重要的作用是对ＵＶＭ验证平台中的ｃｏｍｐｏｎｅｎｔ组件或者
ｏｂｊｅｃｔ对象进行重载。ＵＶＭ的工厂机制的实现一般通过注册、重载以及例化三部分。注
册是通过ＵＶＭ宏来实现的，一般使用、ｕｖｍ＿ｏｂｊｅｃｔ＿ｕｔｉｌｓ（Ｔ）和、ｕｖｍ＿ｃｏｍｐｏｎｅｎｔ＿ｕｔｉｌｓ（Ｔ）将
对象和组件注册到ｆａｃｔｏｒｙ中去。那些被重载的类需要使用ＵＶＭ提供的工厂例化方式
ｔｙｐｅ＿ｎａｍｅ：：ｔｙｐｅ＿ｉｄ．＂：ｃｒｅａｔｅ０构造的组件或者对象，不能使用ｎｅｗ函数进行构造。

２．４．９ ＵＶＭ的ＴＬＭ机制
ＴＬＭ（Ｔｒａｎｓａｃｔｉｏｎ Ｌｅｖｅｌ Ｍｏｄｅｌｉｎｇ）主要功能是为了解决各个组件之间的通讯问题，

在各个组件之间建立的一个专用通道可以让信息只在通道里流动，从而避免了全局变
量。ＳＶ语言也有相似的功能，例如通过信箱，旗语，事件等来实现组件之间的通信，
但是使用ＳＶ语言中信箱，旗语等代码量会很大，并且复用的时候也会因为组件间的变
化而需要修改大量代码以及需要大量代码去实现复杂的组件间通信。相比之下，ＴＬＭ机
制在不同组件之间通信时，对组件之间依赖性更低，更容易实现对组件的移植，提高了
整体的仿真效率。

２．４．１０ ＩⅣＭ的寄存器模型

寄存器文件验证是任何数字设计验证过程的关键部分【５０】，ＵＶＭ提供了待测试设计

的寄存器内容映射，用于访问寄存器和管理的基类库，称为ＵＶＭ的ＲｅｇｉｓｔｅｒＡｂｓｔｒａｃｔｉｏｎ
Ｌａｙｅｒ（ＲＡＬ），ＵＶＭ的寄存器模型可以通过ｆｒｏｎｔｄｏｏｒ和ｂａｃｋｄｏｏｒ的方式访问寄存器
或存储器１５１】。使用ＵＶＭ的ｍ让极大提高了验证人员对寄存器验证的效率【５２１。

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２．４．１１覆盖率介绍

在芯片验证中，可以通过ＩＭＣ等工具查看项目里代码覆盖率和功能覆盖率的情况。
验证人员可以通过观察覆盖率，通过覆盖率数据信息完善自己的测试用例，从而进一步
提高覆盖率。
覆盖率分为代码覆盖率和功能覆盖率。代码覆盖率跟踪设计的模块代码已经执行了
多少行，单比特变量的值是否发生了跳变，以及状态机中的状态是否都完成等，它可以
使用工具自动收集【５３１。代码覆盖率有如下几种：
１．Ｂｌｏｃｋ覆盖率：用来识别代码中哪些块已经执行以及哪些还没有执行。
２．Ｓｔａｔｅｍｅｎｔ覆盖率：统计设计的代码中每个可执行语句执行情况。

３．Ｅｘｐｒｅｓｓｉｏｎ覆盖率：统计ＨＤＬ代码中所有表达式信息。
４．Ｔｏｇｇｌｅ覆盖率：提供仿真期间信号和端口变化的信息，对于未使用的信号和保持
不变的信号进行标记。
５．ＦＳＭ覆盖率：可以看出状态机哪些状态没有执行，统计状态机覆盖情况。
功能覆盖率用于衡量在验证中执行了多少设计规范，需要验证人员编写项目相关的
功能点【５４１。它是用于确定验证工作是否完成的因素之一，可以通过它去查看设计是否按
照要求的行为去执行，即是否符合设计需求。
代码覆盖率报告的是执行了什么而不是测试了什么【５５１，功能覆盖率报告的是设计的
功能是否正确实现。覆盖率需要经常和验证计划进行对照，可以看出验证的进度，通过
验证覆盖率可以找出验证不全面的地方，帮助聚焦风险点，提高验证的信心。

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高性能硬件矢量加速器模块对经常大量使用的五种矢量算子（ａｖｅｒａｇｅ算子、ｃｏｍｐａｒｅ
算子、ｓｕｂｔｒａｃｔｉｏｎ算予、ｃｏｐｙ算子和ｌｉｓｔ算子）进行硬件加速。因为矢量加速模块功能
可以进行扩展，提高系统刷新率，弥补ＭＣＵ运算能力的不足，应用于需要即时反应和
高性能的芯片中。

高性能硬件矢量加速器模块设计需要支持均值、极值、矢量减法、复制和ｌｉｓｔ算子
的算子计算，并且各个算子会因为寄存器配置的不同，算子会满足对应的运算需求。本

设计中的矢量加速器支持数据从内存中读取，进行算子计算后，将数据结果写入到内存
中，各个算子可以根据寄存器不同的配置对数据进行相应处理的操作，以及仲裁策略等。
在本设计中，矢量加速器由两个内存读取模块，一个内存写入模块控制对内存数据的访
问，并且由仲裁处理模块控制内存读取模块和内存写入模块仲裁操作。高性能硬件矢量
加速器具有的功能特性如下：
（１）本设计的仲裁处理模块内有ＡＨＢ ｍａｓｔｅｒ，本设计可以通过高级高性能总线去高
速访问内存中的数据。

（２）从ｍｅｍｏｒｙ读取数据，可以通过配置内存读取模块的寄存器，通过两路的内存读
取模块高速读取数据。
（３）对于各个算子计算出的结果通过一路内存写入模块将计算结果高速存入到
ｍｅｍｏｒｙ中。
（４）内存读取模块１、内存读取模块２和内存写入模块是通过ＩＣＢ总线实现和高级高
性能总线的交互。

（５）ＩＣＢ总线有仲裁策略，仲裁策略分为轮询和优先级两种方式。
（６）支持实现矢量加速算子有：ａｖｅｒａｇｅ算子、ｃｏｍｐａｒｅ算子、ｌｉｓｔ算子、ｓｕｂｔｒａｃｔｉｏｎ
算子和ｃｏｐｙ算子。
（７）各个算子需要共享内存读取模块和内存写入模块，各个算子也要共享加、减、除、
移位等基本运算单元，对于同一时刻，模块只能使能一个算子进行工作，不能同时工作
两个及以上算子。
（８）支持计算完成后上报中断，高性能硬件矢量加速模块处理状态软件可查询。

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３．２矢量加速器设计框图和顶层接口

根据前面的功能特性描述设计出高性能硬件矢量加速器的设计框图，如图３－１所示。
矢量加速器通过寄存器进行配置，矢量加速器通过ＡＨＢ总线连接外部的内存，通过内
存读取模块高速读取内存中的数据，数据经过操作数缓冲模块和数据格式转换模块进入
硬件加速单元模块，对需要处理的算子进行对应算子运算并将算子运算结果通过接收数
缓冲模块和内存写入模块经过ＡＨＢ总线写入到外部内存中。

ｌ
上 山
内存冒嘎《横陕１ 内存读取樱姨２

、Ｌ 上
操作数缈撇１ 操作数瓣中模块２

山 山
‘ Ｌ

ＩＣＢ
ｌ壤群Ｉ ｌ燃２
ｌ数矧备式转ｌ

内存 上 上
铡嘞觯融
ＡＨＢ

卜，Ｉ—Ｐ嘴
Ｌ

仲裁处理模块

Ｊ
』
接收数笺率睫块
ＩＣＢ

０
内存写入模块

图３－１矢量加速器结构框图

高性能硬件矢量加速器模块主要包括了内存读取模块、内存写入模块、仲裁处理模

块、硬件加速单元模块、操作数缓冲模块、数据格式转换模块、接收数缓冲模块、寄存
器模块等。矢量加速器顶层的接口信号如表３．１所示。

表３．１矢量加速器顶层接口信号

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３．３．１内存读取模块设计

内存读取模块ｒｄｍａ通过寄存器配置后可以经过ＩＣＢ总线从仲裁处理模块读取参与
算子运算的数据，并且将数据写入操作数缓冲模块。该模块与仲裁处理模块、操作数缓
冲模块以及寄存器的信号连接如图３。２所示。内存读取模块支持通过寄存器

ｒｇ ａｍｄｒ＿ｄａｔａ
中其，据数的位８、位６１、位ｓｉｚｅ
２３取读中存内从以可，置配
ｒｇ ｒｄｍａ ｄａｔａ ｓｉｚｅ＝２’ｂＯＯ，表示从内存中获取的输入原始数据元素为８位；

ｒｇ ｒｄｍａ ｄａｔａ ｓｉｚｅ＝２’ｂ０１，表示输入原始数据元素为１６位；ｒｇ ｄａｔａ

’

ａ ｍｄ ｓｉｚｅ＝２
ｒ＿， ｂ１０

表示输入原始数据元素为３２位。输入数据的有无符号位可以通过寄存器ｒｇ．ｒｄｍａ ｓｉｇｎｅｄ

进行配置，其中ｒｇ ．；数号符有为据数始原入ｂｌ
ａｍｄｒｓｉｇｎｅｄ＝ｌ 输示表，
’

ｒｇ ｒｄｍａｌ ｂ０ 表示输入原始数据为无符号数。支持配置
ｌ ＝ｄｅｎｇｉｓ．ｂｉｇ ｅｎｄｉａｎ
和 ｌｉｔｔｌｅ ｅｎｄｉａｎ
’

读取，ｂｉｇ ｅｎｄｉａｎ是指数据的高字节存放在低地址中，模块读取数据的方向是从低地址
开始读取；ｌｉｔｔｌｅ ｅｎｄｉａｎ是指数据的高字节存放在高地址中，模块读取数据的方向是从高
地址开始读取。

图３－２内存读取模块连接图

内存读取模块内部通过两个状态机分别控制命令的请求和响应。内存读取模块可以

通过配置寄存器ｏｕｔｓｔａｎｄｉｎｇ的值实现多滞留的ｔｒａｎｓａｃｔｉｏｎ。每次发起有效的读取请求命
令时，内部信号ｏｓｔ ｌｅｖ会加ｌ，每当操作数缓冲模块拿走一笔数据时，ｏｓｔ ｌｅｖ减ｌ。内
部信号ｏｓｔ ｌｅｖ的值决定了是否可以再次发起请求指令。内存读取模块的请求指令状态

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机如图３．３所示。

Ｏ氧埒怛帕帅Ｏ筑帅帆
图３．３内存读取模块状态转换图

ＩＤＬＥ状态：系统上电或者复位后该模块进入空闲状态。如果在该模式下检测到读

取数据请求使能信号，则进入ＲＥＱ状态；如果该模式下检测到ｒｓｐ使能信号后，则进入
ＲＳＰ状态。

ＲＥＱ状态：数据请求状态，代表系统算子请求数据输入。该状态下内部信号ｏｓｔ ｌｅｖ

满足条件则发起数据传送请求，每次发起的有效的数据传送后，内部信号ｒｄｍａ ｒｅａｄｙ

为１，并且使地址按照寄存器ｒｇ＿ｒｄｍａ＿ｓｔｒｉｄｅ、ｒｇ＿ｒｄｍａ＿ｒｏｕｎｄ＿ｒｏｕｎｄ、ｒｇｒｄｍａ＿ｐａｃｅ和
ｒｇ ａｍｄｒ．进行递增。如果该状态下检测到
器存寄于等于小号信
ｇｒｖ完ｅｌ送ｔｓ发。经已求请据数的取读要需有所且并值ｄ的ｎｕｏａ
ｒ．ｅｃａｐ． ｏｓｔ
ｍｄｌｉｍｉｔ
ｒ．状ＥＬｍ入进则，后成
态。

ＲＥＱ ＷＡＩＴ状态：数据请求等待状态。当内部信号ｏｓｔ ｌｅｖ大于寄存器

ｒｇ ，时据数笔一走拿每块模冲缓ｌｉｍｉｔ
ａｍｄｒ．ｏｓｔ 数作操，中态状此在，态状该入进后值的
ｏｓｔ ｌｅｖ减１，直至信号ｏｓｔ ｌｅｖ的值小于寄存器ｒｇ ｄｒ．入进新ｌｉｍｉｔ
ａｍｏｓｔ 重，值的 ＲＥＱ
状态。

ＲＳＰ状态：数据响应状态。内存读取模块通过ｒｓｐ ｆｉｆｏ缓存读取数据，每一次有效
的ｒｓｐ到来，ｒｓｐ 中的数据加１；每一次操作数缓冲模块发出的有效
ｏ ｆｉｆ．，来到号ｒｅｑｕｅｓｔ 信
ｒｓｐ ｆｉｆｏ数据减少１。当ｒｅｐ ｆｉｆｏ ｆｕｌｌ为０并且所有需要读取的数据请求已经发送完成后，

则进入ＩＤＬＥ状态。如果ｒｓＲ ｆｉｆｏ非满时，产生ｉｃｂ ｒｓｐ ｒｄｙ信号，表示此模块可以接受

ＡＨＢ总线返回的数据；如果ｒｓｐ 非空时，产生操作数缓冲模块的有效信号ｏｐ
ｏ ｆｉｆ．， ｖａｉｌｄ

表示操作数缓冲模块可以读取内存读取模块中缓存的读数据。
ＲＳＰ ＷＡＩＴ状态：响应等待状态。当ｒｓｐ ｆｉｆｏ的满信号为１时，从ＲＳＰ状态进入此
状态；当ｒＳｐ ｆｉｆｏ的满信号为０时，则进入ＲＳＰ状态。

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３．３．２内存写入模块设计

该模块主要功能是将从接收数缓冲模块中读取算子运算后的数据，并且按照该模块
寄存器相关的配置修改数据，之后通过ＩＣＢ总线将数据写入该寄存器指定的内存地址
中。该模块与仲裁处理模块、接收数缓冲模块以及寄存器的信号连接如图３．４所示。结

构和功能类似内存读取模块。写入内存的地址可以通过寄存器ｒｇ ｗｄｍａ ｄｅｓｔ ａｄｄｒ、

ｒｇ ｓｔｒｉｄｅ ｍ
ａ 、
ｒｇ ｗｄｍａ
ｄｗ ｒｏｕｎｄ ｒｇ ｗｄｍａ
ｓｔｒｉｄｅ ． 、
设 ｐａｃｅ 和
行 进
ｒｇ＿ｗｄｍａ ｐａｃｅ ｒｏｕｎｄ

置。该模块支持通过寄存器ｒｇ ａｍｄｗｄａｔａ
＿照按据数的后算运ｓｉｚｅ
子算将以可，置配
ａｍｄａｔａ
’

３２ｂｉｔｓ、１６ｂｉｔｓ、８ｂｉｔｓ的格式写入内存中，当ｒｇ ｄｗ．中ｓｉｚｅ＝２
存内入写ｂＯＯ
示表
ｄａｔａ ｓｉｚｅ＝２ 表示写入内存中的数据格式为
’

的数据格式为８ｂｉｔｓ；当ｒｇ ａ ｍｂ０１ ｄ ｗ．； １６ｂｉｔｓ

表示写入内存中的数据格式为
’

当ｒｇ ｄａｔａ
ａ ｍｄ ｓｉｚｅ＝２
ｗ＿ ｂ１０
置 配持支据数３２ｂｉｔｓ 。 ｂｉｇ

ｅｎｄｉａｎ和ｌｉｔｔｌｅ ｅｎｄｉａｎ写入内存，当寄存器ｒｇ ｗｄｍａ ｌｔｅ为１’ｂ１时，数据存入内存的格式

为ｌｉｔｔｌｅ ｅｎｄｉａｎ，当寄存器ｒｇ ｗｄｍａ ｌｔｅ为１’ｂ０时，数据存入内存的格式为ｂｉｇ ｅｎｄｉａｎ。

图３－４内存写入模块连接图

３．３．３操作数缓冲模块和接收数缓冲模块设计

操作数缓冲模块实现了对内存读取模块中读取数据的处理，并且实现对读数据通路
的扩展。操作数缓冲模块的深度为２，满足矢量加速器算子需求。硬件加速单元模块算
子想要数据时，会从该模块取出数据，数据会进入格式转换模块，把数据转换成符合需
求的数据后传入硬件加速单元模块，进行相应的算子计算。
接收数缓冲模块是深度为８的ｆｉｆｏ。当硬件加速单元模块需要写入数据且接收数缓
冲模块为非满时，数据写入此模块。当内存写入模块的内部信号ｗｄｍａ ｒｄｙ为１时并且

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万方数据
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接收数缓冲模块非空时，数据从接收数缓冲模块流入内存写入模块。

３．３．４仲裁处理模块设计

仲裁处理模块主要对两个内存读取模块和一个内存写入模块进行仲裁操作，并且将
仲裁的结果转化为ＡＨＢ总线形式，将数据传递到内存中存储。该模块与其他模块的连
接如图３．５所示。该模块采用的之前公司项目里总线仲裁Ｐ，可以实现轮询和优先级两

种仲裁方式，可以完成本设计需求。当寄存器ｒｇ ａｒｂ ｓｅｌｅｃｔ为０时，仲裁处理模块为轮

询仲裁方式，当寄存器ｒｇ ａｒｂ ｓｅｌｅｃｔ为１时，仲裁处理模块为优先级仲裁方式。

僻崮溯模映

图３．５仲裁处理模块连接图

图３．５中仲裁处理模块共有四组ＩＣＢ总线接口，分别连接内存读取模块１、内存读

取模块２、内存写入模块和ＩＣＢ总线转ＡＨＢ总线的ｍａｓｔｅｒ。以内存读取模块１为例，
表３．２列出ＩＣＢ总线接口信号和方向。

表３－２仲裁模块与ｒｄｍａ连接的ＩＣＢ总线接口

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３．３．５数据格式转换模块设计

数据格式转换模块是对操作数缓冲模块中的数据进行格式转换，再将数据传送到硬
件加速单元模块中。各个算子会根据自身所需要执行的运算从数据格式转换模块中得到
对应的处理数据。该模块实现了对加法、减法等基本运算单元对应的数据格式转换，提
供硬件加速单元中算子选择。以加法基本运算单元为例说明此模块的数据格式转换逻
辑，该模块从操作数缓冲模块接收到了数据，判断输入数据是否为有符号还是无符号，
如果是有符号，再进行判断输入数据的位宽，将数据位宽进行扩展到４１位，对于８位
的有符号数据，将第７位符号位进行扩展到最高位，第０位和第６位数据保留。１６位和
３２位的有符号数据与８位有符号数据处理情况类似。对于无符号数据，只需要将扩展的
位赋值为０即可。

３．３．６硬件加速单元模块设计

硬件加速单元模块结构框图如图３－６所示，它包含了最基本的运算单元池、多路复
用接口、五个运算算子。它实现了对各个算子使能的控制以及各个算子的运算操作。

图３－６硬件加速器单元结构图

多路复用接口的主要作用是为了执行运算算子与运算单元池建立信息交互通路。考
虑到以后会添加新的算子，将所有的算子和运算单元交互的信号进行或操作，使其具有
很好的算子扩展性。
运算单元池模块实现了最基本使用频率较高的运算单元，包括加法器、减法器、除
法器和右移操作。这些基本运算单元对五个运算算子都是可见的，运算算子会根据自身
算子的需求调用各个运算单元执行相应的运算操作。加法器和减法器都是两输入均为
４１ｂｉｔｓ有符号数，输出也为４１ｂｉｔｓ有符号数，并且存在使能开关，一个周期内可以得到
计算结果；除法器为两输入，被除数输入数据是４１ｂｉｔｓ有符号数，除数是２１ｂｉｔｓ有符号
数，输出的商是４１ｂｉｔｓ有符号数和余数是２１ｂｉｔｓ有符号数，并且存在使能开关；右移操

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万方数据
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作输入和输出均为４１ｂｉｔｓ有符号数，存在使能开关，由寄存器ｒｇ ｔ ｓｈｉＲ
ｈ ｇｉｒ ＿配
ｂｉｔｓ［３：０］
置右移的位数，最大支持１５位。对五个矢量算子详细设计描述如下：

（１）Ａｖｅｒａｇｅ算子：通过寄存器ｒｇ ａｍｄｄａｔａ
ｒ＿，数位据数ｓｉｚｅ［１：Ｏ］
的子算此入输置配
支持输入３２ｂｉｔｓ、１６ｂｉｔｓ和８ｂｉｔｓ一维数组。算子输入的有无符号位可以通过寄存器
ｒｇ ｒｄｍａ ｓｉｇｎｅｄ配置。在一维数组模式下，输入的一维数组长度由寄存器ｒｇ．ａｖｇ．ｃａｌ ｌｅｎｓ

配置，最大支持１０２３个数据参与运算。该算子支持二维操作，二维数组是由寄存器
ｒｇ ａＶｇ－ｃａｌ＿ｌｅｎｓ和ｒｇ＿ａｖｇ＿ｌｏｏｐ＿ｎｕｍ共同决定输入的数据个数，ｒｇ＿ａｖｇ＿ｌｏｏｐ＿＿ｎｕｍ最大支
持重复次数为６１次。当ｒｇ 当。算运组数维一行进示为
ｇｖａ１．ｏｏｐ．ｎｕｍ 表，时１０者或
寄存器ｒｇ ｇｖａ．器存寄当，算运值均为
ｌａｃ＿ｍｏｄｅ 求为算运子算１该，时 ｒｇ ａｖｇ ｃａｌ ｍｏｄｅ

为０时，表示该算子为累加求和运算。寄存器ｒｇ ｔｈｇｓｈｉｆｔ
ｉｆ．行进果结加ｂｉｔｓ
累持支以可
右移操作，最大支持右移１５位。寄存器ｒｇ ｇｖａｃａｌ
．值均求是还ｍｏｄｅ
加累子算制控以可
运算，当ｒｇ ｇｖａｃａｌ 余有没，算运和求加累为
＿当，作操数ｍｏｄｅ 为果结子算０该，时
ｒｇ ｌ 为 １ｃ
ｍｏｄｅａ 时，该算子结果为求均值运算。寄存器
＿ｇｖａ．制 控
ｒｇ ｓｔｏｒｅ ｒｅｍａｉｎｄｅｒ ｅｎ

是否输出余数，当ｒｇ ｓｔｏｒｅ ｒｅｍａｉｎｄｅｒ ｅｎ为１时，保留余数，输出时按照商、余数、商、

余数进行存储。计算结果３２位对齐。该算子的状态机如图３．７所示。

图３－７ ａｖｅｒａｇｅ算子状态转换图

ＩＤＬＥ状态：当信号ｒｓｔ—ｎ为０或者均值算子寄存器清零后进入该状态。如果在该模
式下检测到均值算子使能信号，则进ＡＡＤＤ＿ＣＡＬ状态并将内部信号ａｖｇ＿ｎｕｍ赋值为１。
ＡＤＤ＿ＣＡＬ状态：使用加法器将数据进行加法计算，得到计算结果后，ａｖｇ＿ｎｕｍ进
行加１操作。当ａｖｇ＿ｎｕｍ的值小于寄存器ｒｇ＿ａＶｇ＿ｃａＬｉｅｎｓ的值，则加法器将结果当作输

２０

万方数据
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入和下一个输入的数据进行加法运算，直到ａｖｇ＿ｎｕｍ与ｒｇ＿ａｖｇ＿ｃａｌ＿ｌｅｎｓ的值相等，结束
该状态，进入ＳＨＩＦＴ ＲＩＧＨＴ状态，并将ａｖｇ ｌｏｏｐ加１。
ＳＨＩＦＴ ＲＩＧＨＴ状态：将累加的结果按照寄存器ｒｇ ＿＿ｒｉｇｈｔ．ｓｈｉｆｔ ｂｉｔｓ 的值进行右移位
操作。
ＤＩＶ ＣＡＬ状态：进入此状态将进行除法操作。
ＱＵＯＴＩＥＮＴ ＷＲＩＴＥ状态：进入该状态后，将商的值传递给接收数缓冲模块，然后

进行判断。当ａｖｇ＿ｌｏｏｐ小于ｒｇ＿ａｖｇ＿ｌｏｏｐ＿ｎｕｍ时，满足ｒｇ＿ａｖｇ＿ｃａｌ＿ｍｏｄｅ为０或者
ｒｇ＿ａｖｇ＿ｃａｌ＿ｍｏｄｅ＝１和ｒｇ＿ｓｔｏｒｅ＿ｒｅｍａｉｎｄｅｒｅｎ＝０的条件，将ａｖｇ＿ｎｕｍ信号置１，进入

ＡＤＤ—ＣＡＬ状态；当ａｖｇ＿ｌｏｏｐ大于等于ｒｇ＿ａｖｇ＿ｌｏｏｐ＿ｎｕｍ时，满足ｒｇａｖｇ＿ｃａｌ＿ｍｏｄｅ为
０或者ｒｇ＿ａｖｇ＿ｃａｌ＿ｍｏｄｅ＝１和ｒｇ＿ｓｔｏｒｅｒｅｍａｉｎｄｅｒｅｎ＝０的条件，将ａｖｇ＿ｌｏｏｐ信号清零，
进入ＩＤＬＥ状态；当寄存器ｒｇ ｓｔｏｒｅ ｒｅｍａｉｎｄｅｒ ｅ１１为１时，进入ＲＩＭＡＩＮＤＥＲ ＷＲＩＴＥ
状态。
ＲＩＭＡＩＮＤＥＲ ＷＲＩＴＥ状态：进入该状态后，将余数的值传递给接收数缓冲模块。

当ａｖｇ＿ｌｏｏｐ的值小于寄存器ｒｇ＿ａｖｇ＿ｌｏｏｐ＿ｎｕｍ的值，则进入ＡＤＤ＿ＣＡＬ状态；当ａｖｇ＿ｌｏｏｐ
的值大于等于寄存器ｒｇ＿ａｖｇ＿ｌｏｏｐ＿ｎｕｍ的值，则进入ＩＤＬＥ状态，并且将ａｖｇ＿ｌｏｏｐ信号
清零。

（２）Ｃｏｍｐａｒｅ算子也可以称为求最大最小值算子。该算子通过寄存器
ｒｇｒｄｍａ＿ｄａｔａ＿ｓｉｚｅ［１：０］酉－ｄ置输入数据位数，支持３２ｂｉｔｓ、１６ｂｉｔｓ和８ｂｉｔｓ的一维数组。算
子输入数据的有无符号位通过寄存器ｒｇｒｄｍａ＿ｓｉｇｎｅｄ配置。同样支持一维数组和二维数
组。在一维数组模式中，寄存器ｒｇ ｅｍｏｃｃａｌ
．度长大最，度长组ｌｅｎｓ
数维一的入输置配
为１０２３。在二维数组模式中，输入的数据个数由寄存器ｒｇ 和

共同决定，
ｍ ｕｎ＿ｐｏｏｒｇ＿ｃｏｍｐ＿ｌｏｏｐ＿ｎｕｍ
ｌ＿ｐｍｏｃ＿ｇｒｓｎ算 最大支持重复次数为．．ｃ０６ｍ３
ｅｌ该ｌａ。ｃ次ｅ 子计
算结果３２位对齐，输出数据按照最大值、最大值的索引值、最小值、最小值的索引值
存放，如果出现最小相同的数据，以第一次出现位置的索引值为输出结果。该算子的状
态机如图３．８所示。

图３－８ ｃｏｍｐａｒｅ算子状态转换图

２ｌ

万方数据
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ＩＤＬＥ状态：当信号ｒｓｔ ｎ为０或者极值算子使能寄存器清零后进入该状态。如果在
该模式下检测到极值算子使能信号，则进入ＣＯＭＰ ＣＡＬ状态并将内部信号ｃｏｍｐ．ｒｌｕｍ
赋值为１。

ＣＯＭＰ ＣＡＬ状态：对输入的两数据完成数据大小比较，得到比较结果后，ｃｏｍｐ．ｎｕｍ

进行加１操作。当ｃｏｍｐ ｈｕｍ的值小于寄存器ｒｇ ｌａｃ．ｐｍｌｅｎｓ

ｏｃ．当果结前之将则，值的
作输入和下一个输入的数据进行比较，直到ｃｏｍｐ ｍ与
ｕｎｒｇ＿ｃｏｍｐ．ｃａｌ
．，等相值 ｌｅｎｓ
的
结束该状态，进入ＷＲＩＴＥ状态，并将ｃｏｍｐ 清零和
ｌｎｌｌｎｃｏｍｐ
．。加

ＥＴＩＲＷ１最照ｐ按ｏ，１．元单冲缓数收接入写果结较比的组数轮一将：态状 大值、最大值

的索引值、最小值、最小值的索引值存放。当ｃｏｍｐ ｌｏｏｐ的值大于等于寄存器
ｒｇ 的值，则进入 状态，并且将 信号清零；当
的．值．ｃｏ小ｍｐ于ｌ寄ｏｏ存ｐ器ｎｕｍ ｎｕｍ
ｐ ＩＤＬ的Ｅ值，则进入
０ ０１．ｐｍｏｃ． ＣＯＭＰ
ｃｏｍｐ＿ｌｏｏｐ状态。
ｇｒｐ ＣＡＬ
００１．ｐｍｏｃ

（３）Ｌｉｓｔ算子使用到了两个内存读取模块，ｒｄｍａｌ从内存中读取一维数组Ｖ１，ｒｄｍａ２

从内存中读取一维数组Ｖ２。一维数组Ｖ１里的数据可以由寄存器ｒｇ ａｍｄａｔａ ｓｉｚｅ

ｄｒ＿，置 配
支持３２ｂｉｔｓ、１６ｂｉｔｓ和８ｂｉｔｓ，由寄存器ｒｇ ｒｄｍａ ｓｉｇｎｅｄ配置有无符号数。一维数组Ｖ２
里的数据为无符号８ｂｉｔｓ数据，数据的值只能１或者０。Ｖｌ和Ｖ２两个一维数组长度相

等，由寄存器ｒｇ ｌｉｓｔ ｃａｌ ｌｅｎｓ配置。当ｒｇ ｌｉｓｔ ｍｏｄｅ等于０时，输出的一维数组的数据

是Ｖ１取Ｖ２数组里数据值为０的索引值所对应的数据；当ｒｇ 等于１时，输出
的一维数组的数据是Ｖ１取 ２Ｖｅｄ数ｏｍ的ｔ应ｓｉｌ对．所值引索１为据数里组 据。例如Ｖ１＝｛１１，

２２，３３，４４，５５，６６，７７，８８，９９，００），Ｖ２＝｛ｌ，０，ｌ，ｌ，０，０，０，０，０，１），当ｒｇ＿ｌｉｓｔ＿ｒｎｏｄｅ
为１时，则输出数组Ｖ３－－｛ｌｌ，３３，４４，００｝，当ｒｇ ｌｉｓｔ ｍｏｄｅ等于０时，ｖ３＝｛２２，５５，
６６，７７，８８，９９１。该算子的状态机如图３－９所示。

ｒｇ＿ｌ
ｌｉ

图３－９ Ｌｉｓｔ算子状态转换图

万方数据
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ＩＤＬＥ状态：当信号ｒｓｔ ｎ为０或者ｌｉｓｔ算子使能寄存器清零后进入该状态。如果在
该模式下检测到ｌｉｓｔ算子使能信号，则进入ＬＩＳＴ ＣＡＬ状态。
ＬＩＳＴ ＣＡＬ状态：当输入的两个一维数组对应索引值的数据值出现匹配成功时，信
号ｌｉｓｔ ｍａｔｃｈ赋值为１，等待接收数缓冲模块ｒｅａｄｙ为ｌ时，进入ＷＲＩＴＥ状态，否则一

直等待接收数缓冲模块的ｒｅａｄｙ信号为１；如果没有匹配成功，则继续匹配下一个索引
值所对应的数据，重新匹配。每次匹配失败或者成功，ｌｉｓｔ ｎｕｎｌ进行加１。
ＷＲＩＴＥ状态：将匹配成功索引值所对应的Ｖｌ数据的结果写入接收数缓冲单元。当
ｌｉｓｔ ｈｕｍ的值大于等于寄存器ｒｇ ｌｉｓｔ ｃａｌ ｎｕｍ的值，则进入ＩＤＬＥ状态，并且将ｌｉｓｔ ｎｕｍ

信号清零；当ｌｉｓｔ ｎｕｍ的值小于寄存器ｒｇ ｌｉｓｔ ｃａｌ ｎｕｍ的值，则进入ＬＩＳＴ ＣＡＬ状态。

（４）Ｓｕｂｔｒａｃｔｉｏｎ算子使用到了两个内存读取模块，ｒｄｍａｌ从内存中读取一维数组

Ｖ１，ｒｄｍａ２从内存中读取一维数组Ｖ２，Ｖ２也可以通过ｒｇ ｖ２ ｃｏｎｓｔ ｄａｔａ配置为固定常

数。Ｖ１里的数据相当于被减数，Ｖ２里的数据相当于减数。Ｖ２配置为固定常数时，需

要寄存器ｒｇ ｖ２ ｃｏｎｓｔ ｅｎ使能。一维数组里的数据可以由寄存器ｒｇ ｒｄｍａ ｄａｔａ ｓｉｚｅ配置，

支持３２ｂｉｔｓ、１６ｂｉｔｓ和８ｂｉｔｓ，由寄存器ｒｇ ｒｄｍａ ｓｉｇｎｅｄ配置有无符号数。Ｖ１和Ｖ２两个

一维数组长度相等，由寄存器ｒｇ ｔｃａｌ ｓ＿配置，当
ｂｕｌｅｎｓ 行进， １为ｃａｌ
ｒｇ．ｓｕｂｔ 置ｌｅｎｓ
配
１次减法操作，最大计算长度支持到５００２个，该算子的状态机如图３．１０所示

图３．１０ ｓｕｂｔｒａｃｔｉｏｎ算子状态转换图

ＩＤＬＥ状态：当信号ｒｓｔ ｎ为０或者复位或者ｓｕｂｔｒａｃｔｉｏｎ算子使能寄存器清零后进入
该状态。如果在该模式下检测到ｓｕｂｔｒａｃｔｉｏｎ算子使能信号，则进入ＳＵＢ ＣＡＬ状态。
ＳＵＢ ＣＡＬ状态：输入的两个一维数组对应索引值的数据值做减法运算，当接收数
缓冲模块ｒｅｃ ｒｄｙ为１时，进入ＷＲＩＴＥ状态，同时内部信号ｓｕｂ ｈａＩＴＩ加１。
ＷＲＩＴＥ状态：将ＳＵＢ ＣＡＬ状态中减法运算的结果写入接收数缓冲单元。当ｓｕｂ ｎｕｎｑ

的值大于等于寄存器ｒｇ ｓｕｂｔ ｃａｌ ｎｕｍ的值，则进入ＩＤＬＥ状态，并且将ｓｕｂ ｎｕｍ信号

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清零；当ｓｕｂ ｈｕｍ的值小于寄存器ｒｇ ｔ ｂｒｌｕｍ

ｃａｌ ｕｓ 的值，则进入
＿。态 ＳＵＢ 状
ＣＡＬ

（５）Ｃｏｐｙ算子通过寄存器ｒｇｒｄｍａ＿ｄａｔａ＿ｓｉｚｅ配置输入数据的位数，支持３２ｂｉｔｓ、
１６ｂｉｔｓ和８ｂｉｔｓ的一维数组。算子输入数据的有无符号位通过寄存器ｒｇ ｒｄｍａ ｄｅｎｇｉｓ．。置配
复制数据的内存起始地址和目标地址可以通过寄存器ｒｇ ｒｄｍａ ｓｒｃ ａｄｄｒ、ｒｇ ａｍｓｔｒｉｄｅ
ｄｒ＿、

ｒｇｒｄｍａ ｓｔｒｉｄｅｒｏｕｎｄ、ｒｇｒｄｍａ＿＿．ｐａｃｅ、 ｒｇ＿ｒｄｍａ＿＿ｐａｃｅ＿ｒｏｕｎｄ、ｒｇ＿ｗｄｍａｄｅｓｔａｄｄｒ，

ｒｇ＿ｗｄｍａ＿＿ｓｔｒｉｄｅ、ｒｇ＿ｗｄｍａ＿ｓｔｒｉｄｅｒｏｕｎｄ、ｒｇ＿ｗｄｍａ＿ｐａｃｅ和ｒｇ＿ｗｄｍａ＿ｐａｃｅｒｏｕｎｄ进行设
置，复制出的结果数据全部３２位对齐。

３．３．７矢量加速器主要寄存器

矢量加速器的寄存器主要包括算子控制寄存器、中断清除寄存器、工作状态寄存器、
ｒｄｍａｌ控制寄存器０、ｒｄｍａｌ控制寄存器１、ｒｄｍａｌ控制寄存器２、ｒｄｍａ２控制寄存器０、
ｒｄｍａ２控制寄存器１、ｒｄｍａ２控制寄存器２、ｗｄｍａｌ控制寄存器０、ｗｄｍａｌ控制寄存器１、
ｗｄｍａｌ控制寄存器２、算子配置寄存器０、算子配置寄存器ｌ、算子信息只读寄存器。
矢量加速器设计中各个寄存器的名称和寄存器的功能描述等信息如表格３．３所示。

表３．３矢量加速器寄存器

矢量加速器只需要配置寄存器就可以自动完成对数据从内存中读取，格式转换，选
择想要的算子运算完成硬件加速，再到运算处理后的数据写回内存中。所有模块顶层只
留出控制寄存器的接Ｅｌ，顶层接口信号如表３．１所示。对寄存器的控制是通过ｒｅｇ＿ｂｕｓ
总线，它通过７个接口信号对寄存器进行读写操作。图３－１１是ｒｅｇ＿ｂｕｓ总线的写操作波
形图。

２４

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剀３－１ １ ｒｅｇ—ｂｕｓ总线写操作波形幽

如图３．１１所示，当对寄存器进行写操作时，信号ｒｅｇ．ｗｒ和ｒｅｇ ｅｗ＿，拍一续持要需均
从高ｂｙｔｅ开始写入，每写一个ｂｙｔｅ数据之后需要打一拍再进行下一个ｂｙｔｅ数据的写操
作。所以要完成一个寄存器３２位数据的写操作，总共需要８个时钟。ｒｅｇ ｗｄａｔａ里赋值
的数据为当前有效的写数据ｂｙｔｅ，ｒｅｇ ｗｄａｔａ为３２位信号，需要复制四个有效的ｂｙｔｅ写
数据组成３２位的数据赋值给ｒｅｇ ｗｄａｔａ。例如要写入的数据最高ｂｙｔｅ的数值为１９，赋
值给ｒｅｇ ａ的数据为 Ｏｘｌ９１９１９１９
ｔａｄｗ．为２１． ３图。出送拍前ｒｅｇ．ｗｄａｔａ
当能使写为
，
ｒｅｇ．ｂｕｓ

总线读操作波形图，当对寄存器进行读操作时，信号ｒｅｇ ｒｄ为高，当前拍按照ｒｅｇ．ｒｄａｒ
把读数据赋值给ｒｅｇ ａ。其中
ｔａｄｒ．寄个各为址地的ｒｅｇ．ｗａｄｒ
器存寄，址地写的器存寄为
存器的偏移地址。ｒｅｇ 信号表示写使能。
ｒ ｗ．器存 寄
ｒｅｇ＿ｗｅ 表示写寄存器的
，置位 ｂｙｔｅ

数据位宽是３２位即４个ｂｙｔｅ，所以用４ｂｉｔｓ表示。ｒｅｇ ａｔｄｗ．。据数写的器存寄示表 ｒｅｇ．ｒａｄｒ

表示寄存器的读偏移地址，ｒｅｇ ｄ表示寄存器的读使能。
ｒ＿。据数读的器存ｒｅｇ
寄示ｒｄａｔａ
表

图３－１２ ｒｅｇ＿ｂｕｓ总线读操作波形图

２５

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４矢量加速器模块验证平台的实现

４．１验证方案

详细分析高性能硬件矢量加速器模块功能特性以及各个模块的功能后，需要在
ＵＶＭ验证平台搭建之前，制定出关于矢量加速器模块的验证计划。验证计划可以使得
矢量加速器验证有条不紊进行。

４．１．１矢量加速景的验证计划和流程步骤

在进入高性能硬件矢量加速器设计的验证流程之前，通常需要根据设计详细描述，
规划好矢量加速器的验证计划。验证流程步骤如图４．１所示。

图４－１验证流程步骤

１．熟悉矢量加速器设计文档，学习矢量加速器模块涉及到的相关理论知识。
２．制定验证计划和对矢量加速器的功能点进行提取。深入理解矢量加速器设计各个
模块的功能结构，提取全部的矢量加速器的验证功能点。
３．根据矢量加速器，搭建ＵＶＭ验证平台。编写ＵＶＭ中各个组件，编写矢量加速
器的参考模型组件，输入输出的数据监控ｍｏｎｉｔｏｒ组件、ｄｒｉｖｅｒ组件等。
４．编写测试用例。分析矢量加速器所提取的验证功能点，编写对应的测试用例和冒
烟测试。使用冒烟测试去测试设计代码和验证环境，确保寄存器读写成功，基本数据流

２６

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打通，发现ｂｕｇ并确认是设计问题还是环境问题后，立即修改。
５．冒烟测试成功后，开始运行其他测试用例，将功能点逐一验证，同时进行覆盖率
分析。完成验证后，进行验证报告，包括覆盖率报告和专项场景分析报告等。

４．１．２矢量加速器的验证功能点

为了保证高性能硬件矢量加速器模块符合设计规范，需要根据矢量加速器的说明文
档提取出验证功能点，验证人员根据验证功能点分析高性能硬件矢量加速器模块可能处
于的激励边界值等场景，编写测试用例进行验证，保证设计模块的可靠性。
根据第三章详细的功能特性和矢量加速器模块的设计，提取如下功能点：
１．寄存器的检查：检查寄存器默认值是否正确，寄存器的读写操作是否能够成功，
写入特定值是否会发生错误。

２．对ａｖｅｒａｇｅ算子的检测：对输入的有符号数和无符号数的８位、１６位、３２位数据
进行均值算子运算；对特定值的数据输入，取最大值、最小值和中间值输入运算；对输
入寄存器印第安序的控制进行遍历验证；对输出数据的位宽进行遍历，比较均值算子运
算结果是否正确；对均值算子的求和与均值两种模式进行遍历；对均值算子的右移位的

功能进行遍历；对二维输入进行均值计算，对ｒｇ＿ａｖｇ＿ｃａｌ＿ｌｅｎｓ和ｒｇ＿ａｖｇ＿ｌｏｏｐ＿ｎｕｍ寄存
器进行设置，取最大值、最小值和中间值；对均值算子的余数寄存器
ｒｇ ｓｔｏｒｅ ｒｅｍａｉｎｄｅｒ ｅｎ进行遍历，观察仿真结果是否正确；对寄存器ｒｇ．ｗｏｒｋ ｓｔａｔｕｓ ｆｌａｇ

功能验证，观察均值运算完成和溢出的情况是否符合；中断信号功能是否正常；对均值
算子的ｃａｓｅ进行重复多次；均值算子溢出标志进行验证；均值算子的仲裁模式检测；对
均值算子的特定值进行覆盖和随机值进行压测。

３．对ｃｏｍｐａｒｅ算子的检测：对输入ｃｏｍｐａｒｅ算子运算的数据进行验证，有符号数和
无符号数、输入数据的位宽和印第安序进行遍历，观察输出结果；对特定值的数据输入，
取最大值、最小值和中间值输入运算；对输出数据的位宽寄存器进行遍历；对二维数组
输入进行ｃｏｍｐａｒｅ算子验证，对ｒｇ＿ｃｏｍｐ＿ｃａｌ＿ｌｅｎｓ和ｒｇ＿ｃｏｍｐ＿ｌｏｏｐ＿ｎｕｍ寄存器进行设
置；对寄存器ｒｇ ｋｓｔａｔｕｓ
ｒｏｗ．况 情功能验证，观察
ｆｌａｇ 的出溢和成完算 运子算
ｃｏｍｐａｒｅ

是否符合；中断信号功能是否正常；对ｃｏｍｐａｒｅ算子的ｃａｓｅ进行重复多次；ｃｏｍｐａｒｅ算
子溢出标志进行验证；ｃｏｍｐａｒｅ算子的仲裁模式检测；对ｃｏｍｐａｒｅ算子的特定值进行覆
盖和随机值进行压测。
４．对ｃｏｐｙ算子的检测：对有符号数和无符号数、输入数据的位宽和印第安序的功能
进行遍历，观察输出结果；对特定值的数据输入，取最大值、最小值和中间值输入运算；

对输出数据的位宽控制寄存器进行遍历；对ｃｏｐｙ算子所能复制的长度进行验证，取最
大值、最小值和中间值；对寄存器ｒｇ＿ｗｏｒｋ＿ｓｔａｔｕｓ＿ｆｌａｇ功能验证，观察ｃｏｐｙ算子运算完
成和溢出的情况是否符合；中断信号功能是否正常；对ｃｏｐｙ算子的ｃａｓｅ进行重复多次；

２７

万方数据
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对ｃｏｐｙ算子溢出标志进行验证；ｃｏｐｙ算子的仲裁模式检测；对ｃｏｐｙ算子的特定值进行
覆盖和随机值进行压测。
５．对ｌｉｓｔ算子的检测：基本ｌｉｓｔ算子功能进行验证；将输入输出相关寄存器
ｒｇ ｌ ｓｉｚｅｍ
ｄａｔａａ 、 ｒｄｍａｌ
ｒｇｄ ｒｓｉｇｎｅｄ
． 长的
ｒｇ．ｗｄｍａｌ
、 进行遍历；对
ｄａｔａ ｓｉｚｅ 子 算 ｌｉｓｔ

度进行设置，取最大值和最小值和中间值；对寄存器ｒｇ ｌｉｓｔ ｍｏｄｅ进行遍历；

ｒｇ ｗｏｒｋ ｓｔａｔｕｓ ｆｌａｇ确认ｌｉｓｔ算子运算完成和溢出的情况；对ｌｉｓｔ算子的多次运行；对ｌｉｓｔ

算子溢出标志位验证；在ｌｉｓｔ算子运算场景中，对仲裁模式的验证；特定值和随机值进
行压测。
６．对ｓｕｂｔｒａｃｔｉｏｎ算子的检测：对输入输出数据控制的相关寄存器进行遍历；对
ｓｕｂｔｒａｃｔｉｏｎ算子寄存器ｒｇ ｔｂｕｓ＿ｃａｌ
器存寄对；证验行ｌｅｎｓ
进度长据数入输置设
ｒｇ ｖ２ ｃｏｎｓｔ ｅｎ功能验证；通过配置寄存器ｒｇ ｖ２ ｃｏｎｓｔ ｄａｔａ设置Ｖ２的数据为最大值、
最小值和中间值验证；寄存器ｒｇ ｋｒｏｗＳｔａｔｕｓ
．情出溢和成完算运子算ｆｌａｇ
法减量矢认确
况的验证；算子的重复多次不间断验证；对ｓｕｂｔｒａｃｔｉｏｎ算子溢出标志位验证；在ｓｕｂｔｒａｃｔｉｏｎ
算子运算场景中，对仲裁模式的验证；特定值和随机值进行压测验证。
７．矢量加速器设计在进行运算算子处理过程中，突然关掉算子的使能，然后再重新
使能，矢量加速器是否还能正常工作的场景验证。
８．矢量加速器设计在算子计算过程中，突然发生复位，复位结束后，矢量加速器是
否还能重新启动并且能够正常工作的场景验证。
从高性能硬件矢量加速器设计中分析总结出这八个验证功能点，并且以此为基础进
行后面测试用例和功能覆盖率模型的编写，通过覆盖率和测试用例执行的情况验证高性
能硬件矢量加速器设计功能的完备性。

４．２ ＵＶｌＶＩ验证平台的搭建

本设计高性能硬件矢量加速器的验证平台具有矢量加速器算子功能的参考模型。参
考模型模拟了五个矢量加速算子运行的情况，验证平台会将参考模型里算子计算的结果
和矢量加速器设计算子计算的结果都传送到计分板组件中，在计分板组件中完成计算结
果的自动化对比，确认算子计算的实际值是否符合期望值。
ＵＶＭ验证平台能够模拟矢量加速器运行的场景，通过对前面列出的功能点，来施
加不同的激励，充分验证矢量加速器模块的功能是否符合要求。本设计的矢量加速器在

项目中被命名为ｖｐｕ２。图４—２为矢量加速器的ＵＶＭ验证平台设计框图。

万方数据
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图４－２矢量加速器验证平台框图

４．２．１ ＩⅣＭ验证平台的ｔｏｐ层设计

Ｔｏｐ层从图４．２可以看出，它是验证平台的最顶层，它在ＩⅣＭ验证平台里起到了
至关重要的作用。Ｔｏｐ层主要作用有对时钟进行驱动、对波形进行设置以及接口信号的
传递等。Ｔｏｐ层将验证平台和矢量加速器模块的端口进行正确连接，接口信号正确传送
到端口，驱动矢量加速器设计。图４．３是顶层设计部分代码。
ｖｐｕ２ ｔｏｐ州．ＲＥＧ ＡＣＥ ＡＤＲＷ（１６））ｖｐｕ２ ｔｏｐ ｕ（

．ｓｙｓ ｒｓｔ ｂ（ｒｓｔ ｎ） ，

．ｓｙｓ ｃＩｋ （ｃｌｋ） ，

．ｒｅｇ＿ｗａｄｒ（ｒｎ－Ｖｉｆ．ｒｅｇ＿ｗａｄｒ），
．ｒｅｇｙｒ （ｍ＿ｖｉｆ・ｒｅｇ＿ｗｒ） ，

．ｒｅｇ＿ｗｅ 《ｍ＿ｖｉｆ．ｒｅｇ＿ｗｅ） ，

．ｒｅｇ＿ｗｄａｔａ（ｍ＿ｖｉｆ．ｒｅｇ＿ｗｄａｔａ），
．ｒｅｇ—ｒａｄｒ（ｍ＿ｖｉｆ．ｒｅｇ—ｒａｄｒ），
．ｒｅｇ＿ｒｄ （ｍ＿ｖｉｆ．ｒｅｇ＿ｒｄ） ，

．ｒｅｇ＿ｒｄａｔａ（ｍ＿Ｖｉｆ．ｒｅｇ—ｒｄａｔａ），

．ｓｙｓ—ｃｌｋ＿ｍｂｉｓｔ（１。ｂｅ）
．ｍｂｉｓｔ—ｍｏｄｅ （１‘ｂＢ）
．ｔｅｓｔ—ｃｇ＿ｅｎ （０）
）；

图４．３顶层设计部分代码

２９

万方数据
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Ｔｏｐ层里使用图４－４所示的代码去生成所需要的验证仿真文件，波形文件格式为．ｆｓｄｂ
格式。￥ｆｓｄｂＤｕｍｐｆｉｌｅ（“ｔｏｐ．ｆｓｄｂ”）指定了生成的波形文件名为ｔｏｐ．ｆｓｄｂ。
￥ｆｓｄｂＤｕｍｐｖａｒｓ（０，ｔｏｐ）的第一个参数０是表示要加载当前ｉｎｓｔａｎｃｅ下的所有变量以及它的
模块实例的波形，第二个参数值ｔｏｐ为顶层例化名。因为需要仿真查看ｍｅｍｏｒｙ中的数
据，所以代码中添加￥ｆ奎ｄｂＤ唧ｎｐＭＤＡ（Ｏ，ｔｏｐ．ｕ＿ｒａｍ．ｍｅｍ）。

ｉｎｉｔｉａ ｌ－ｂｅｇｉｎ

￥ｆｓｄｂＤｕｍｐｆｉｌｅ（¨ｔｏｐ．ｆｓｄｂ¨）；
￥ｆｓｄｂＤｕｍｐｖａｒｓ（０，ｔｏｐ）；
￥ｆｓｄｂＤｕｍｐＲＤＡ《０，ｔｏｐ．Ｕ ｒａｍ．ｍｅｍ）；
￥ｆｓｄｂＤｕｍｐＳＶＡ；
￥ｆｓｄｂＤｕｍｐｆｌｕｓｈ；
ｅｎｄ

图４＿４ Ｔｏｐ层对波形设置代码

Ｔｏｐ层对接口ｖｐｕ２ 也进行了声明例化，通过使用
ｆ ｉｖ．对制 机
ｃｏｎｆｉｇ ｄｂ ｖｉｒｔｕａｌ

ｉｎｔｅｒｆａｃｅ进行ｓｅｔ操作，其他需要使用到ｉｎｔｅｒｆａｃｅ的组件，在所需要的组件层次中进行

ｃｏｎｆｉｇ＿ｄｂ机制的ｇｅｔ操作，就可以使用接１２１中的信号并完成对其操作。Ｓｅｑｕｅｎｃｅ通过
ｃｏｎ＿ｆｉｇ ｄｂ机制使用ｉｎｔｅｒｆａｃｅ，因为ｓｅｑｕｅｎｃｅ在实例化时名字一般不固定，所有在顶层中
ｓｅｔ函数第二个路径参数使用通配符。Ｔｏｐ层ｃｏｎｆｉｇ ｄｂ的ｓｅｔ代码如图４．５所示。
ｉｎｉｔｉａｌ ｂｅｇｉｎ

ｕｗ＿ｃｏｎｆｉｇ＿ｄｂ＃（ｖｉｒｔｕａｌ ｖｐｕ２＿ｉｆ）：：ｓｅｔ（ｎｕｌＩ，”ｕｖｍ ｔｅｓｔ—ｔｏｐ．ｍ＿ｅｎｖ．ｍ＿ｖｐｕ２＿ａｇｅｎｔ”．’。ｍ ｖｉｆ”，ｍ ｖｉｆ）；

ｕｗ＿ｃｏｎｆｉｇ—ｄｂ＃（ｖｉｒｔｕａｌ ｖｐｕ２ ｉｆ）：：ｓｅｔ（ｎｕｌｌ．”ｕｖｍ＿ｔｅｓｔ—ｔｏｐ．ｍ ｅｎｖ．ｍ＿ｖｐｕ２一ａｇｅｎｔ．ｍ ｄｒｉｖｅｒ”，”ｍ＿ｖｉｆ”．ｍ＿ｖｉｆ）；
ｕｗ＿ｃｏｎｆｉｇ＿ｄｂ＃（ｖｉｒｔｕａｌ ｖｐｕ２＿ｉｆ）：：ｓｅｔ（ｎｕｌｌ．”ｕｖｍ＿ｔｅｓｔ—ｔｏｐ．ｍ＿ｅｎｖ．ｍ＿ｖｐｕ２＿ａｇｅｎｔ．ｍ ｍｏｎｉｔｏｒ”。。。ｍ＿ｖｉｆ”，ｍ＿ｖｉｆ）；
ｕｖ＝＿ｃｏｎｆｉｇ＿ｄｂ＃（ｖｉｒｔｕａｌ ｖｐｕ２＿ｉｆ）：：ｓｅｔ（ｎｕｌｌ，“ｕｖｍ＿ｔｅｓｔ—ｔｏｐ．Ｍ＿ｅｎｖ．ｍ＿ｖｐｕ２一ｓｃｏｒｅｂｏａｒｄ“，”ｍ＿ｖｉｆ”．ｍ＿ｖｉｆ）；
ｕｗ＿ｃｏｎｆｉｇ＿ｄｂ＃（ｖｉｒｔｕａｌ ｖｐｕＺ＿ｉｆ）：：ｓｅｔ（ｎｕｌｌ，”ｕｖｍ＿ｔｅｓｔ—ｔｏｐ．ｍ＿ｅｎｖ．ｓ＿ｍｏｎｉｔｏｒ”．”ｍ＿ｖｉｆ”，ｍ＿ｖｉｆ）；
ｕｖ＝ｃｏｎｆｉｇ＿ｄｂ＃（ｖｉｒｔｕａｌ ｖｐｕ２＿ｉｆ）：：ｓｅｔ（ｎｕｔＩ．”ｕｖｍ＿ｔｅｓｔ—ｔｏｐ．ｍ＿ｅｎｖ．ｍ＿ｖｐｕ２一ａｇｅｎｔ．ｍ ｓｅｑｕｅｎｃｅｒ．４”，‘。ｍ＿ｖｉｆ”．ｍ＿ｖｉｆ）；
ｕｗ＿ｃｏｎｆｉｇ＿ｄｂ＃（ｖｉｒｔｕａＩ ｖｐｕ２ ｉｆ）：：ｓｅｔ（ｎｕｌｌ．”ｕｖｍ ｔｅｓｔ—ｔｏｐ．ｍ＿ｅｎｖ．ｍ＿ｖｐｕ２一ｒｅｆｍ”，“ｍ＿＿ｖｉｆ”，ｍ＿ｖｉｆ）；
ｒｕｎ＿ｔｅｓｔ（）：
ｅｎｄ

图４．５ ｔｏｐ层ｃｏｎｆｉｇ ｂｄ．码代作操ｔｅｓ的

４．２．２ ＵＶＭ的ｅｎｖ层设计

验证环境中的ｅｎｖ组件派生自ｕｖｍ ｅｎｖ，它作为一个结构化的容器，定义声明并且

例化了ａｇｅｎｔ组件、输出数据的监视器ｏｕｔ—ｍｏｎｉｔｏｒ组件、转换器ａｄａｐｔｅｒ、计分板组件、
参考模型组件和ｕｖｍ ｔｉｍ ｆｉｆｏ，完成所容纳组件的创建和接口的连接，并且声明了寄存
器参考模型。
ＵＶＭ环境中的ｅｎｖ组件通过ｕｖｍｃｏｎｆｉｇ ｄｂ的ｇｅｔ得到其他层传来的句柄。部分代
码如下：

ｉｆ（！ｕｖｍｃｏｎｆｉｇ＿ｄｂ＃（ｖｐｕ２ｔｏｐｒｅｇ＿ｍｏｄｅｌ）：：ｇｅｔ（ｔｈｉｓ，”’，‘．一ｒｉｌｌ’，，ｐ＿ｒｍ））ｂｅｇｉｎ
、ｕｖｍ ｉｎｆｏ（“ｇｅｔＲＧＭ”，‘＇ｒｉｏ ｔｏｐ－ｄｏｗｎ ＲＧＭ ｈａｎｇｌｅ ｉｓ ａｓｓｉｇｎｅｄ＂，ＵＶＭ＿ＬＯＷ）

３０

万方数据
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ｐ＿ｒｍ＝ｖｐｕ２＿ｔｏｐ＿ｒｅｇ＿ｍｏｄｅｌ：：ｔｙｐｅ＿＿ｉｄ：：ｃｒｅａｔｅ（“ｐ－ｒｍ＂，ｔｈｉｓ）；

、ｕｖｍ＿ｉｎｆｏ（‘＇ｎｅｗＲＧＭ”，“ｃｒｅａｔｅ ｒｇｒｎ ｉｎｓｔａｎｃｅ ｌｏｃａｌｌｙ＂，ＵＶＭ＿ＬＯＷ）

ｅｎｄ

ＵＶＭ环境中的ｅｎｖ组件所有用到的类一般在ｂｕｉｌｄ ｐｈａｓｅ中实例化。实例化后的寄
存器模型在ｅｎｖ组件中还需要进行一些操作，部分代码如下：
ｐ＿ｒｍ．ｃｏｎｆｉｇｕｒｅ（ｎｕｌｌ，“”）；

ｐ＿ｒｍ．ｂｕｉｌｄ（）；
ｐ＿ｒｍ．１０ｃｋ＿ｍｏｄｅｌ（）；
ｐ＿ｒｍ．ｒｅｓｅｔ（）；
ｐ＿ｒｍ．ｓｅｔ＿ｈｄｌ＿ｐａｔｈ＿ｒｏｏｔ（“ｔｏｐ．ｖｐｕ２＿ｔｏｐ＿ｕ．ｕ＿ｖｐｕ２＿ｒｅｇ＿ｗｒａｐ＿ｉｎｓｔ＇’）；
对于ｕｖｍ ｔｉｍ ｆｉｆｏ的连接，它发生在ｅｎｖ组件中的ｃｏｎｎｅｃｔ ｐｈａｓｅ中，各个组件需

要进行通信则建立ＴＬＭ连接，部分代码如图４－６所示。

ｍ＿ｖｐｕ２一ａｇｅｎｔ．ｍ＿ｍｏｎｉｔｏｒ．ｍ＿ａｐ．ｃｏｎｎｅｃｔ（ｉｎ＿ｍｏｎｉｔｏｒ ｒｅｆｍ＿ｆｉｆｏ．ｂｌｏｃｋｉｎｇ—ｐｕｔ—ｅｘｐｏｒｔ）；
ｍ＿ｖｐｕ２一ｒｅｆｍ．ｂｇｐ．ｃｏｎｎｅｃｔ（ｉｎ—ｍｏｎｉｔｏｒ＿ｒｅｆｍ＿ｆｉｆｏ．ｂｌｏｃｋｉｎｇ—ｇｅｔ—ｅｘｐｏｒｔ）；
Ｓ ｍｏｎｉｔｏ ｒ．ｍ ｐ ｃｏｎｎｅｃｔ
．

ｐ （ ｏｕｔ ｍｏｎｉｔｏ
ｂ ｓｃｏ ｒｅｂｏａ ｒｄ ｆｉｆｏ
ｒ ． ；．

ｅｘｐｏ ｒｔ
ｂｔｏｃｌｄｎｇ ｐｕｔ ）
ｒｅｂｏａ ｒｄ．ｏｕｔ＿ｍｏｎｉｔｏ ｒ＿ｂｇｐ．ｃｏｎｎｅｃｔ（ｏｕｔ ｍｏｎｉｔｏ ｒ＿ｓｃｏ ｒｅｂｏａ ｒｄ—ｆｉｆｏ．ｂｌｏｃｋｉｎｇ＿ｇｅｔ＿ｅｘｐｏ ｒｔ）；
ｍ＿ｖｐｕ２一ｓｃｏ

ｍ＿ｖｐｕ２一ｓｃｏｒｅｂｏａｒｄ．ｒｅｆｍ＿ｂｇｐ．ｃｏｎｎｅｃｔ（ｒｅｆｍｓｃｏｒｅｂｏａｒｄ—ｆｉｆｏ．ｂｌｏｃｋｉｎｇ—ｇｅｔ＿ｅｘｐｏｒｔ）；
ｍ＿ｖｐｕ—ｒｅｆｍ．ｂｐｐ．ｃｏｎｎｅｃｔ（ｒｅｆｍ＿ｓｃｏｒｅｂｏａｒｄ—ｆｉｆｏ．ｂｌｏｃｋｉｎｇ—ｐｕｔ＿ｅｘｐｏｒｔ）；

图４．６ ｅｎｖ层建立ＴＬＭ通信代码

４．２．３ ＵＶＩＶＩ的ｉｎｔｅｒｆａｃｅ设计

Ｉｎｔｅｒｆａｃｅ是实现ＵＶＭ验证平台和矢量加速器之间的连接，ｉｎｔｅｒｆａｃｅ的定义独立于
模块，通过关键字ｉｎｔｅｒｆａｃｅ和ｅｎｄｉｎｔｅｒｆａｃｅ包裹起来，在ｉｎｔｅｒｆａｃｅ里面可以有断言，覆

盖率收集等［５６］。
Ｉｎｔｅｒｆａｃｅ在类中定义为虚接口，是物理接口的句柄，因为ｉｎｔｅｒｆａｃｅ和ｍｏｄｕｌｅ一样，
都是静态的变量，是在程序开始的时候，内存中就有了实例。
Ｉｎｔｅｒｆａｃｅ在类里使用虚接口，在Ｔｏｐ层将其实例化，在基于矢量加速器ＵＶＭ验证
平台中，使用了是ｃｏｎｆｉｇ 把句柄传递过去。本设计的验证平台的
ｂ ｄ．码代分ｉｎｔｅｒｆａｃｅ 部
如图４—７所示。

万方数据
 山东大学硕士学位论文

、ｉｆｎｄｅｆ ｖｐｕ２一ｉｆ—ｓｖ
、ｄｅｆｉｎｅ
ｖｐｕ２一ｉｆ—ｓｖ
ｉｎｔｅｒｆａｃｅ
ｖｐｕ２一ｉｆ（ｉｎｐｕｔ ｃｌｋ，ｉｎｐｕｔ ｒｓｔ—ｎ）；
ｌｏｇｉｃ【９：０】 ｒｅｇ＿ｗａｄｒ；
ｌｏｇｉｃ ｒｅｇ＿ｗ ；
ｌｏｇｉｃ【３：ｅ】 ｒｅｇ＿ｕｅ ；

ｌｏｇｉｃ【３１：０】 ｒｅｇ＿ｗｄａｔａ；
ｌｏｇｉｃ【９：０１ ｒｅｇ—ｔａｄｒ；
ｌｏｇｉｃ ｒｅｇ＿ｒｄ ；

ｌｏｇｉｃ【３１：ｅ】 ｒｅｇ＿ｒｄａｔａ；

ｂｉｔ【１９：２】 ｒｇ—ｒｄｍａｌ一ｓｒｃ—ａｄｄｒ ；／／＝ｔｏｐ．ｖｐｕ２一ｔｏｐ—Ｕ．ｕ＿ｖｐｕ２一ｒｅｇ ｗｒａｐ＿ｉｎｓｔ．ｒｇ—ｒｄｍａｌ—Ｓｒｃ—ａｄｄｒ【１９：２】：

ｂｉｔ【０：ｅ】 ｒｏ＿ｄｏｎｅ＿ｉｎｔｒ＿ｆｌａｇ ：／／＝ｔｏｐ．ｖｐｕ２一ｔｏｐ＿ｕ．ｕ＿Ｖｐｕ２一ｒｅｇ ｗｒａｐ＿ｉｎｓｔ．ｒｏ＿ｄｏｎｅ＿ｉｎｔｒ＿ｆｌａｇ【ｅ：８】；
ｂｉｔ【１１：ｅ】 ｒｇ—ｒｄｍａｌ＿ｓｔｒｉｄｅ＿ｒｏｕｎｄ；／／＝ｔｏｐ．ｖｐｕ２＿ｔｏｐ＿ｕ．ｕ＿ｖｐｕ２一ｒｅｇ ｗｒａｐ—ｉ‘ｎｓｔ．ｒｇ—ｒｄｍａｌ－ｓｔｒｉｄｅ＿ｒｏｕｎｄ【１１：Ｏ】；
ｂｉｔ【１１：ｅ】 ｒｇ—ｒｄｍｌ＿ｐａｃｅ＿ｒｏｕｎｄ ；／／＝ｔｏｐ－ｖｐｕ２ ｔｏｐ＿ｕ。ｕ＿ｖｐｕ２一ｒｅｇ ｗｒａｐ—ｉｎｓｔ．ｒｇ—ｒｄｍａｌ＿ｐａｃｅ＿ｒｏｕｎｄ【１１：８】：
ｂｉｔ【１１：２ｌ ｒｇ—ｒｄｍｌ＿ｓｔｒｉｄｅ ：／／＝ｔｏｐ．ｖｐｕ２．ｔｏｐ忡ｕ．ｕ＿ｖｐｕ２一ｒｅｇ ｗｒａｐ＿ｉｎｓｔ．ｒｇ＿ｒｄｍａｌ＿ｓｔｒｉｄｅ［１１：２１；
ｂｉｔ【１１：２】 ｒｇ—ｒｄｍａｌ ｐａｃｅ ；／／＝ｔｏｐ．ｖｐｕ２一ｔｏｐ＿ｕ．ｕ＿ｖｐｕ２一ｒｅｇ ｗｒａｐ＿ｉｎｓｔ．ｒｇ—ｒｄｍａｌ ｐａｃｅ【１１：２】；
ｂｉｔ【１１：２】 ｒｇ ｗｄｍａｌ＿ｓｔｒｉｄｅ ：／／＝ｔｏｐ．ｖｐｕ２一ｔｏｐ＿ｕ．ｕ＿ｖｐｕ２一ｒｅｇ ｗｒａｐ＿ｉｎｓｔ．ｒｇ＿ｗｄｍａｌ—ｓｔｒｉｄｅ［１ｌ：２】；
ｂｉｔ【１１：ｅ】 ｒｇⅥｌｍａｌ＿ｓｔｒｉｄ皇一ｒｏｕｎｄ；／／＝ｔｏｐ．ｖｐｕ２＿ｔｏｐ—Ｕ．ｕ＿ｖｐｕ２一ｒｅｇｗｒａｐ＿ｉｎｓｔ．ｒｇ＿ｗｄｍａｌ—ｓｔｒｉｄｅ＿ｒｏｕｎｄ【１１：０】；
ｂｉｔ【１１：ｅ１ ｒｇ＿州ｍａｌ＿ｐａｃｅ＿ｒｏｕｎｄ ：／／＝ｔｏｐ．ｖｐｕ２＿ｔｏｐ－ｕ．ｕ＿ｖｐｕ２一ｒｅｇ＿ｗｒａｐ＿ｉｎｓｔ．ｒｇ＿ｗｄｍａｌ＿ｐａｃｅ＿ｒｏｕｎｄ【１１：ｅ】：
ｂｉｔ【１１：２】 ｒｇ＿ｗｄｍａｌ＿ｐａｃｅ ；／／＝ｔｏｐ．ｖｐｕ２一ｔｏｐ＿ｕ．ｕ＿Ｖｐｕ２一ｒｏｇ＿ｙｒａｐ＿ｉｎｓｔ．ｒｇ ｗｄｍａｌ＿ｐａｃｅ【１１：２】；
ｂｉｔ【１：８】 ｒｇ—ｒｄｍａｌ＿ｄａｔａ＿ｓｉｚｅ ；／／＝ｔｏｐ．ｖｐｕ２一ｔｏｐ＿ｕ．ｕ－ｖｐｕ２一ｒｅｇ ｗｒａｐ＿ｉｎｓｔ．ｒｇ＿ｒｄｍｌ ｄａｔａ—ｓｉｚｅ【１：０】；
ｂｉｔ【ｅ：０】 ｒｇ—ｒｄｍｌ＿ｓｉｇｎｅｄ ：／／＝ｔｏｐ．ｖｐｕ２一ｔｏｐ＿ｕ．ｕ－ｖｐｕ２一ｒｅｇ ｗｒａｐ＿ｉｎｓｔ．ｒｇ—ｒｄｍａｌ—ｓｉｇｎｅｄ【ｅ：０】；
ｂｉｔ【５：０】 ｒｇ—ｙｐｕ２＿ｃｏｒｅ ｅｎ
；／Ｉ＝ｔｏｐ－ｖｐｕ２一ｔｏｐ＿ｕ．ｕ＿ｖｐｕ２一ｒｅｇ＿ｗｒａｐ＿ｉｎｓｔ．ｒｇ—ｖｐｕ２一ＣＯｒｅ＿ｅｎ【５：０】；
ｂｉｔ【１９：２】 ｒｇ＿ｗｄｍａＵｅｓｔ＿ａｄｄ ｒ ：／／＝ｔｏｐ．ｖｐｕ２ｊｏｐ＿ｕ．ｕＪｐｕ２一ｒｅｇ』ｒａｐ＿ｉｎｓｔ．ｒｇ ｗｄｍａｌ＿ｄｅｓｔ—ａｄｄ ｒ［１９：２】；
ｂｉｔ【１：ｅ】 ｒｇ＿ｗｄ舱ｌ＿ｄａｔａ—ｓｉｚｅ ；

ｂｉｔ【１１：０１
ｒｇ—ｒｄｍａ２一ｓｔｒｉｄｅ—ｒｏｕｎｄ：／／＝ｔｏｐ．ｖｐｕ２』ｏｐ＿ｕ．ｕ＿ｖｐｕ２一ｒｅｇ ｗｒａｐ—ｉｎｓｔ．ｒ９一ｒｄｍａ２一ｓｔｒｉｄｅ＿ｒｏｕｎｄ【１１：０１；
ｂｉｔ【１１：ｅ】 ｒｇ—ｒｄｗ２＿ｐａｃｅ－ｒｏｕｎｄ ；／／＝ｔｏｐ．ｖｐｕ２一ｔｏｐ＿ｕ．ｕ－ｖｐｕ２一ｒｅｇ＿ｗｒａｐ＿ｉｎｓｔ．ｒｇ—ｒｄｍａ２ ｐａｃｅ－ｒｏｕｎｄ【１１：ｅ】；

图４．７ ｉｎｔｅｒｆａｃｅ部分代码

４．２．４ ＵＶＭ验证平台的参考模型组件设计
参考模型是按照矢量加速器的说明文档中功能需求进行设计，使用ＳＶ语言对参考
模型进行编写。参考模型的存在是为了验证矢量加速器模块功能是否正确。参考模型对
于整个验证平台而言至关重要。在编写参考模型时，确保功能正确，并且在验证的过程
中，需要将参考模型和矢量加速器设计的输出结果通过ＴＬＭ通信传输到ｓｃｏｒｅｂｏａｒｄ组
件中进行结果比较，通过比较结果判断矢量加速器设计功能的正确性。本论文中参考模
型检测对应寄存器状态使用的是后门访问ＤＵＴ的状态寄存器实现的。矢量加速器的参
考模型主要是由五个算子组成，下面依次介绍。
Ｃｏｐｙ算子参考模型：ｃｏｐｙ算子支持输入为３２位、１６位和８位的有无符号位数据
的输入，输入数据的字节长度为ＨＩＧＨ ＢＩＴ位。输入的一维数组长度为１０２４＂１００ｐ ｎｕｍ。

通过宏定义ＨＩＧＨ ＢＩＴ和ｌｏｏｐ ｍｕＲ．据数历遍，算运的快更了为。护维行进码代对好更

通过ｃｏｕｎｔ ａｌｌ算出每次输入的数据有多少个进行遍历，通过ｃａｓｅ语句对输入的数据位

宽ｒｇ ｄａｔａａ
ｌ 进行判断，进入对应的
ｓｉｚｅ ｍ ｄｒ＿， ＢＹＴＥ
支 ＨＡＬＦＷＯＲＤ
分 ＷＯＲＤ
和的 、

其中ｒｇ ｒｄｍａｌ ｄａｔａ ｓｉｚｅ通过寄存器后门访问获得数值。因为输出结果全部３２位对齐，

以及需要判断ｒｇ ｌ ｓｉｚｅ 的值，再次使用
ｄａｔａ ａ ｍｄｗ 语句，进入对应的
ｃａｓｅ ． 、 ＢＹＴＥ

ＨＡＬＦＷＯＲＤ和ＷＯＲＤ的分支后，通过三目运算符，进行有符号还是无符号的处理。

例如ＢＹＴＥ分支，如果ｒｇ ｒｄｍａｌ ｓｉｇｎｅｄ为１，数据的第０位到第６位进行正常复制，

第７位赋值为ｌ，剩余的２５ｂｉｔｓ赋值为０。Ｃｏｐｙ算子部分设计代码如图４．８所示。

３２

万方数据
 ｆｕｎｃｔｉｏｎ ｖｏｉｄ ＣＯＰｙ（１Ｉ＇ｐｌｎ ｂｉｔ ｓ１口ｎｅｄｌ‘¨ＩＣ，Ｈ Ｄｌ＂ｒ；ｅｌ ｉｎ ｄｌｌｔｌｌ ｎ位４．‘Ｌ∞Ｐ聃ｌ・
ｒｅｆ ｂｉｔ‘ｌｇｎ酣Ｉ．ＨＩ“ｓｒｒ：ｅＩ ｅｍ＿ｅｂｔａｌｌｅ２４。’ＬＯＯＰ．¨”｝；

黑２＝：：器＂Ｉ…，ＩＩＣ“．¨ＢＩＴｍ：ｅｌ尝蛊器：墚豁帮ｉ器；．嚏一，Ｊ峨一，

．＂ⅢＢＹＴ‰Ｅ
’ｍ∞
｛拳：龋怒批－州ｍ ｖｌｆ．幢ｔ｜姒Ｎｍｌ．．‘￥ｉ州１”ｅｄ湍２Ｓ＇№ｂｅ，，㈦（札ｉｎ蚋ｄａｔａ…ＩＬｌｌ７１１７１ｍ１｝，Ｉ．＇ｉｎ舢．ｔｏ黼｜：：；｜落２５＊¨ｂｅ，ｌ“删＿ｄａｔ小ａｌｉ］ｍ１７．ｅＩ：ｅｌ：
：ＯＯｔ ｄｌｔ｜ｔｅｍｐＩｉＪ｝ｍ ｖｌｆ ｑ．ｒａｍｌ—ＩＩ口●－ｄ７ ｆ １’ｂｅ．１２５（１ｎ ｄａｔｌｌｉｌｌ７¨Ｊ．１ｎ ｄａｔａｌｉｌ｜６：ｅｌｌ：（２５‘ｂｅｔ Ｌｎ ｄｍｔａｌｉＩＩ ７：ｅｌｌ

札曲

ｄａｔｔ｜ｌａｌｔ川］ｌｌｓＪｌＳｌｍＨ．黜ｍ４：ｅ】６：ｅｌ；噶２５㈨＇ｂｅ．蛐ｌｎ
ｖｉｆｌ．，咀ｒＬ№ｒ＇－。ａＬｌ￥Ｉ枷１１ｅｅ‘溜２５魄＂ｂｅ，｛：｛｛岫Ｉｎ ｄｓｔＩｌＩＩａｌｌｌ陋ｌ？：ｅｅＢｌ
戮淼 蒸一 瓣涨 。．¨ｉｅ
・●＿ｖｔｔ．憎．ｒｄｍｍＬ“—酣７｛ｌ’ｂｅ．ｎ７Ｉ机ｔ时●ＩｌｌＩｌ５ｌ¨．轴．—¨州ｌｌｌｌ４：ｅ¨：｛１７’ｂｅ・虮椭Ｕ１ｌｌＳ：Ｏｌ｝
讨．

善～州 粼～
＝Ｉ－ｖｉｆ．一一ｒｄｍ－ｌ＿ｓｉｇｎｅｄ？ｆ嚣‘ｂｅ．｛ｌ｛ｉ－ＩＪｎ・１１Ｉｌ，ｌｌ¨
；ａ ｖｌｆ．ｒｔＬｒｄｍｌ ｓｌｇｎＮ？（１７。螗．ｔ １｛Ｉｎ＿ｄ●ｔａｌｌｌｌ３１１１１ 蠹嚣‰黜臻港盐蒿，ｌ川ｉ１ １。７洲：ｅｌ；
虮ｈｔ－ｆｌｌｌ３１：ｅ１｝：｛１’∞一Ｌｎ ｄａｔｅｌｌｌｌ３１：０１）
：刍躲哏№Ｌ‘１州¨１”・

图４－８ ｃｏｐｙ算子模型部分设计代码

因为还需要对算子运算结果进行大小印第安序的处理，通过判断寄存器

ｒｇ＿ｗｄｍａｌ＿ｌｔｅ位的情况。当ｒｇ＿ｗｄｍａｌ＿ｌｔｅ等于ＬＩＴＴＬＥ—ＥＮＤＩＡＮ时，结果保持不变，否
则，需要通过对位宽不同情况进行调整，位宽调整的部分代码如图４－９所示。
ｉｆ（ｍ＿ｖｉｆ．ｒＬｗｄｍＵｔｅ一、ＬｒＴＴＬＥ＿ＥＮＤＩＡＮ）ｂｅｇｉｎ
ｏｕｔ＿ｄａｔａ＝ｏｕｔ—ｄａｔａ—ｔ剑甲；
ｅｎｄ

ｅｌｓｅ ｂｅｇｉｎ

ｃａｓｅ（她一Ｖｉｆ．ｒｇ砌帕ｌ＿ｄａｔａ＿ｓｉｚｅ）
、ＢＹＴＥ：ｂｅｇｉｎ
ｏｕｔ ｄａｔａ＝ｏｕｔ ｄａｔａ ｔｅｍｐ；
ｅｎｄ

、ＨＡＬｌ：ＷＯＲＤ：ｂｅｇｉｎ
ｆｏｒ（ｉｎｔ ｉ＝０：ｉ＜１８２４＂、Ｌ００Ｐ＿ＮＵＨ；ｉ＋＋）ｂｅｇｉｎ
７：０ Ｊ；
ｏｕｔ＿ｄａｔａｌｉ】【１５：８】；ｏｕｔ＿ｄａｔａ＿ｔｅｍｐ［ｉｌＩ
ｏｕｔ＿ｄａｔａ［ｉ】【７：８】＝ｏｕｔ＿ｄａｔａ＿ｔｅｅｐ［ｉ】【１５：８１；
ｅｎｄ

ｅｎｄ
、ＷＯＲＤ：ｂｅｇｉｎ
ｆｏｒ《ｉｎｔ ｉ＝Ｏ；ｉ＜１０２４＂、ＬＯＯＰ ＮＵＨ；ｉ＋＋）ｂｅｇｉｎ
ｏｕｔ＿ｄａｔａ［ｉ）【３１：２４］＝ｏｕｔ—ｄａｔａ—ｔｅｍｐｌｉ Ｊ【７：０】；
ｏｕｔ ｄａｔａ［ｉ｜１２３：Ｚ６ｌ＝ｏｕｔ ｄａｔａ＿ｔ唧（ｉＩ【１５：８１；
ｏｕｔ＿ｄａｔａＩｌｌ ｆ１Ｓ：８】＝ｏｕｔ ｄａｔａ ｔｍｐ［ｉ］【２３：１６】；
ｏｕｔ＿ｄａｔａ［ｉ１【７：０】＝ｏｕｔ＿ｄａｔａ＿ｔａｐｌｉ】【３１：２４】；
ｅｎｄ

ｅｎｄ
ｅｎｄｃａｓｅ
ｅｎｄｆｕｎｃｔｉＯｎ

图４－９输出数据印第安序设计代码

Ａｖｅｒａｇｅ算子参考模型：此算子支持一维数组和二维数组的输入，由寄存器信号
ｒｇ＿ａｖｇ＿ｌｏｏｐ＿ｎｕｍ进行控制，当其信号为０或１时，表示进行一维运算，在算子中进行

ｉｆ（ｍ＿ｖｉｆ．ｒｇ＿ａｖｇ＿ｌｏｏｐ＿ｎｕｍ＝一‘ｈＯ）ｂｅｇｉｎ
ｒｇ＿ａｖｇ＿ｌｏｏｐ＿ｎｕｍ＿ｔｅｍｐ＝‘ｈｉ；

ｅｎｄ

在进行二维数组运算时，通过ｆｏｒ循环语句转化，将二维数组运算转换成一维数组

３３

万方数据
 山东大学硕士学位论文

进行相应的操作，通过ｆｏｒ循环ｒｇ＿ａｖｇ＿ｌｏｏｐ＿ｎｕｍ＿ｔｅｍｐ，进行相应的一维数组运算，再
对ｒｇ＿ａｖｇ＿ｃａｌ＿ｌｅｎｓｔｅｍｐ进行遍历，将从ｉｎ＿ａｇｅｎｔ中ｉｎ—ｍｏｎｉｔｏｒ监控的输入ＤＵＴ的数据
赋值到临时数组ｔｅｍｐ中，再通过ｆｏｒ循环将数组相加，得到一维数组中各个数据的累加
和。部分代码如下：

ｆｏｒ（ｉｎｔｊ＝Ｏ；ｊ勺瑟ａｖｇ＿ｌｏｏｐ＿ｎｕｍ＿ｔｅｍｐ；ｊ＋＋）ｂｅｇｉｎ
ｆｏｒ（ｉｎｔ ｍ＝０；ｍ＜ｒｇ＿ａｖｇ＿ｃａｌ＿ｌｅｎｓ＿ｔｅｍｐ；ｍ＋＋）ｂｅｇｉｎ

ｔｅｍｐ［ｍ】＝ｄａｔａ［ｊ木ｒｇ＿ａｖｇ＿ｃａｌ＿ｌｅｎｓ＿ｔｅｍｐ＋ｍ］；
ｅｎｄ

ｓｕｍ＿ｄａｔａ＝０；

ｆｏｒ（ｉｎｔ ｉ＝ｏ；ｉ＜ｒｇ＿ａｖｇｃａｌ＿ｌｅｎｓｔｅｍｐ；ｉ＋＋）ｂｅｇｉｎ
ｓｕｍ—ｄａｔａ＝ｓｕｍ＿ｄａｔａ＋ｔｅｍｐ［ｉ］；
ｅｎｄ

ｅｎｄ．

得到累加和之后，需要去判断ａｄｄ ｏｖｆ加法溢出位，对于求累加和运算是否发生加

法溢出。判断ｓｕｍ—ｄａｔａ最高位（第４２位）是否为１，如果为１表明累加和为负数，如果
ｓｕｍ＿ｄａｔａ［４２：４０］这３个比特位有一个及以上比特位为０则发生加法溢出。如果累加和为
正数，判断ｓｕｍ＿ｄａｔａ［４２：４０］这３个比特位是否有比特位为１，为１则发生加法溢出。发
生加法溢出情况，保证数据正确，需要将第０位到第４０位的累加数据复制给累加和变
量。

ａｄｄ＿ｏｖｆ＝ｓｕｍ＿ｄａｔａ［４２】？（＆ｓｕｍ ｄａｔａ［４２：４０］）一０：（Ｉｓｕｍ＿ｄａｔａ［４２：４０］一１）；
ｉｆ（ａｄｄ＿ｏｖｆ）ｂｅｇｉｎ
、ｕｖｍ ｉｎｆｏ（“ＡＶＥＲＡＧＥ”，“ａｖｅｍｇｅ＿ａｄｄ＿ｏｖｆ－－－一１ １ １”，ＵＶＭ＿ＬＯＷ）；

ｅｎｄ

ｉｆ（ａｄｄ＿ｏｖｆ １）ｂｅｇｉｎ
ｓｕｍ＿ｄａｔａ＿ｔｅｍｐ＝ｓｕｍ＿ｄａｔａ［４０：０］；
ｅｎｄ

ｅｌｓｅ ｂｅｇｉｎ

ｓｕｒｎ＿ｄａｔａ＿ｔｅｍｐ＝ｓｕｍ ｄａｔａ；
ｅｎｄ

寄存器信号ｒｇ＿ｒｉｇｈｔ＿ｓｈｉ帅ｉｔｓ，可以对累加结果进行移位操作，最大支持１５位的右
移。当ｒｇ＿ｒｉｇｈｔ＿ｓｈｉ帅ｉｔｓ为０时，不进行右移操作，ｓｕｍ—ｄａｔａ—ｓｈｉｆｔ等于累加和。

３４

万方数据
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／／ｒｉｇｈｔ ｓｈｉｆｔ ｃｏｎｆｉｇ

ｓｕｍ＿ｄａｔａ＿ｓｈｉｆｔ＝ｓｕｍ ｄａｔａ＿ｔｅｍｐ＞＞ｒｇ＿ｒｉｇｈｔ ｓｈｉｆｔ—ｂｉｔｓ—ｔｅｍｐ；

ｓｕｍ ｄａｔａ ｓｈｉｆｔ ｔｒａｎｓ＝ｓｕｍ ｄａｔａ ｓｈｉｆｔ；

ａｖｇ＿ｄａｔａ＿ｔｅｍｐ【ｊ】＝ｓｕｍ＿ｄａｔａ～ｓｈｉｆｔ—ｔｒａｎｓ／ｒｇ ａｖｇ—ｃａｌ—ｌｅｎｓ—ｔｍｐ
｜｜ｒｇ—ａｖｇ—ｃａｌ—ｍｏｄｅ ｃｏｎｆｉｇ
ｉｆ（ｍ ｖｉｆ．ｒｇ—ａｖｇ—ｃａｌ—ｍｏｄｅ一１）ｂｅｇｉｎ
ａｖｇ＿ｄａｔａ【ｊ Ｊ＝ａｖｇ—ｄａｔａ＿ｔｅｍｐ［ｊ Ｊ；
ｅｎｄ

ｅｌｓｅ ｂｅｇｉｎ

ａｖｇ＿ｄａｔａ【ｊ】＝ｓｕｍ＿ｄａｔａ＿ｓｈｉｆｔ；
ｅｎｄ

ｉｆ（ｍ＿ｖｉｆ．ｒｇ—ｓｔｏｒｅ＿ｒｅｍａｉｎｄｅｒ ｅｎ一１＆＆ｍ－ｖｉｆ－ｒｇ＿ａｖｇ＿ｃａｌ—ｍｏｄｅ＝：１）ｂｅｇｉｎ
ｒｅｍａｉｎ—ｄａｔａ［ｊ】＝ｓｕｍ＿ｄａｔａ＿ｓｈｉｆｔ＿ｔｔａｎｓ％ｒｇ—ａｖｇ—ｃａｌ＿ｌｅｎｓ—ｔｅｍｐ；
ｅｎｄ

ｅｌｓｅ ｂｅｇｉｎ
ｒｅｍａｉｎ＿ｄａｔａ【Ｊ】＝。ｈｅ；

图４．１０右移和模式选择部分代码

当寄存器信号ｒｇ＿ａｖｇ＿ｃａｌ＿ｍｏｄｅ为１’ｂｌ，将进行求均值运算，ｒｇ＿ａｖｇ ｃａｌ ｒｎｏｄｅ＝１‘ｂＯ，

算子为累加和运算。寄存器信号ｒｇ＿ｓｔｏｒｅ＿ｒｅｍａｉｎｄｅｒｅｎ＝ｌ’ｂｌ时，会保留余数。通过对累
加和变量ｓｕｍ—ｄａｔａ—ｓｈｉｆｔ—ｔｒａｎｓ使用“／’’和“％”分别求出商和余数。代码如图４．１０所
不ｏ

Ａｖｅｒａｇｅ算子计算出来的结果全部对齐３２ｂｉｔｓ，计算结果的符号位和ｒｄｍａ输入的数
据信号有关，计算结果的位宽和ｗｄｍａ寄存器信号ｒｇ＿ｗｄｍａｌ＿ｄａｔａ＿ｓｉｚｅ有关。输出的商
和余数分别根据寄存器信号ｒｇ＿ｗｄｍａｌ＿ｄａｔａ＿ｓｉｚｅ和ｒｇ＿ｒｄｍａｌ＿ｓｉｇｎｅｄ以及
ｒｇｒｄｍａｌ—ｓｉｇｎｅｄ的配置截取不同的位宽和符号位赋值给数组ａｖｇ＿ｄａｔａ＿ｔｒａｎｓ和
ｒｅｍａｉｎ—ｄａｔａ—ｔｒａｎｓ，当寄存器信号ｒｇ＿ｓｔｏｒｅ＿ｒｅｍａｉｎｄｅｒ＿ｅｎ和ｒｇ＿ａｖｇ＿＿．ｃａｌ＿ｍｏｄｅ同时为ｌ时，
符号位截取ａｖｇ＿ｄａｔａ＿ｔｅｍｐ第３２位，否则符号位截取ａｖｇ＿ｄａｔａ＿ｔｅｍｐ第４２位。部分代码
如图４．１１所示。
ｉｆ（ｍ Ｖｉｆ ｒｇ＿ｓｔｏｒｅ＿ｒｅｍｉｎｄｅｒ ｅｎ一１＆＆ｍ．．ｖｉｆ ｒｇ ａｖｇ＿ｃａｌ ｍｏｄｅ一１１ ｂｅｇｉｎ
ｃａｓｅ（ｍ ｖｉｆ．ｒｌｒｄｍａｌ＿ｄａｔａ＿ｓｉｚｅ）
’ＢＹＴＥ：ｂｅｇｉｎ
ｉｎｔ
ｃｅｕｎｔｊｌｌ＝ｍ＿ｖｉｆ．ｒｇ＿ｗｄｍｌ＿ｓｔｒｉｄｅ＿ｒｏｕｎｄ＋１）‘（ｍ ｖｌｆ
ｆｏｒｆｉｎｔ ｉ≈ｅ；ｉ＜ｃｏｕｎｔ ａｌｌ：ｉ¨）ｂｅｇｉｎ
ａｖｇ＿ｄａｔａ ｔｒａｎｓ 【ｉ１；ｍ－ｖｉｆ．ｒｇ—ｒｄｍｌ—ｓｉｇｎｅｄ？｛２５ ｂＯ．ａｖｇ ｄａｔａ＿ｔｅ＝ｐ［１１１３２１，ａｖｇ＿ｄａｔａ［ｉ】【６：ｅ¨：｛２５’ｂｅ，ａｖｇ＿ｄａｔａＩｌｌ【７：０＂：
ｒｅｍｉｎ—ｄａｔａ—ｔＦａｎｓ【ｉ】＝ｍｊｉｆ．ｒｇ—ｒｄｍｌ ｓｉｇｎｅｄ？｛２５ ｂｅ．ｒｅｍｉｎ＿ｄａｔａ【ｉ】１３２］．ｒｅｍａｉｎ＿ｄａｔａ【ｉＩ【６：ｅ】）：（２５‘∞，ｒｅｍａｉｎ－ｄａｔａ［ｉ】１７：０１｝
ｅｎｄ

ｅｎｄ

‘ＨＡＬＦ啪Ｐ．Ｄ：ｂ叼１ｎ
ｉｎｔ ｃｏｕｎｔ ａｌｌ＝（ａ＿ｖｉｆ．ｒｇ＿ｗ如１＿ｓｔｒｉｄｅ ｒｏｕｎｄ＋１）‘（－ｉｊｉｆ．ｒｇ＿＿ｄｍｌ ｐａｃｅ—ｒｏｕｎ“１）；
ｆｏｒ（ｉｎｔ ｉ呻：ｉ（ｃｏｕｎｔ ａｌｌ：ｉ＋＋）ｂｅｇｉｎ
ａｖｇ＿ｄａｔａ－ｔｒ狮５ 【ｉ１＝＝＿ｖｉｆ．ｒｇ＿ｒｄｍａｌ＿ｓｉｇｎｅｄ？ｎ７。ｂｅ．ａｖｇ＿ｄａｔａ＿ｔｍｐ［ｉ］１３２１．ａｖｇ＿ｄａｔａ［ｉ］【１４：０ｎ：｛１７‘ｂ０．ａｖｇ＿ｄａｔａ［ｉ］【１５：ｅ¨；
ｒｅｍａｉｎ＿ｄａｔａ＿ｔｒａｎｓ［ｉ］＝ｅ＿ｖｉｆ．ｒｇ—ｒｄｍｌ＿Ｍｇｎｅｄ ７｛１７‘ｂｅ．ｒｅｗｉｎ＿ｄａｔａ［ｉ］【３２】．ｒｅｍａｉｎ—ｄａｔａ［ｉ］［１４：０１｝：ｆ１７。ｂＢ，ｒｅｍａｉｎ＿ｄａｔａ［ｉ］［１５：ｅ】）
ｅｎｄ
ｅｎｄ

‘ＷＯＲＤ：ｂｅｇｉｎ
ｉｎｔ
ｃｏｕｎｔ～ａｒｔ ｔ（ｍ＿ｖｉｆ．ｒｇ＿－ｄｍｌ－ｓｔｒｉｄｅ＿ｒｏｕｎｄ＋１）＋（ｍ＿ｖｉｆ．ｒｇ－ｄｍｌ ａａｃｅ＿ｒｏｕｎｄ＋１）；
ｆｏｒ｛ｉｎｔ ｉ≈Ｏ；ｉ＜ｃｏｕｎｔ ａｌｌ：ｉ＋＋）ｂｅｇｉｎ

ａｖｇ ｄａｔａ—ｔｒａｎｓ 【ｉ】＝ｍ＿ｖｉｆ．ｒｇ—ｒｄａａｌ＿ｓｉｇｎｅｄ ７ ｎ’ｂｅ．ａｖｇ—ｄａｔａ＿ｔｅｍｐ［ｉ１【３２】．ａｖｇ—ｄａｔａ［ｉ］【３ｅ：日】）：ｆ１’ｂｅ．ａｖｇ—ｄａｔａ［ｉ］［３１：ｅｌ＇：

ｒｅｕｚｎ ｄａｔａ—ｔｒａｎｓ［ｉｌ＝ｍ＿ｖｉｆ．ｒｇ＿ｒｄｍａｌ—ｓｉｇｎｅｄ？｛ｌ。∞．ｒｅｍａｉｎ－ｄａｔａ［ｉ］［３２１．ｒｅｍｉｎ ｄａｔａ［ｉＩ【∞：ｅ】｝：ｎ’∞．ｎⅫａｌｎ ｄａｔａ｜ｉ１１３ｈ６１，：
ｅｎｄ

ｅｎｄ
ｅｎｄｔａｓｅ

ｅｎｄ

图４－Ｉ １ ａｖｅｒａｇｅ算子输出设计部分代码

极值算子参考模型：此算子支持一维数组和二维数组的数据输入，由寄存器信号
ｒｇ＿ｃｏｍｐ＿ｌｏｏｐ＿ｎｕｍ进行控制，当其信号为０或１时，表示进行一维运算，用三目运算

３５

万方数据
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符表示，代码ｒｇ＿ｃｏｍｐ＿ｌｏｏｐ＿ｎｕｍ＝ｍ＿ｖｉｆ．ｒｇ＿ｃｏｍｐ＿ｌｏｏｐ＿ｎｕｍ？ｍ＿ｖｉｆ．ｒｇ＿ｅｏｍｐ＿ｌｏｏｐ＿＿ｎｕｍ：１。
在进行二维数组运算时，需要将二维数组运算转化成一维数组，再对一维数组进行

输入数据的处理。通过ｆｏｒ循环ｒｇ＿ｃｏｍｐ＿ｌｏｏｐ＿＿ｎｕｍ和ｒｇ＿ｃｏｍｐ＿ｃａｌ＿ｌｅｎｓ，将二维数组每
一行转化为相应的一维数组运算，再对一维数组进行遍历比较，求出最大值、最大值索
引、最小值和最小值索引，大小相同的数据以第一次出现的位置索引为结果数据输出，
并赋值到对应的数组中，进行下一轮的循环，代码如图４．１２所示。
ｆｏｒ（ｉｎｔ ｊ＝８；Ｊ‘ｒｇ＿ｃｏｍｐ Ｉｏｏｐ＿ｎｕｍ；ｊ＋＋）ｂｅｇｉｎ
ｆｏｒ（ｉｎｔ ｍ＝Ｏ；ｍ＜ｒｇ＿ｃｏｍｐ＿ｃａｌ—ｌｅｎｓ；ｌ叶＋）ｂｅｇｉｎ
ｔｅｍｐ［ｍ］＝ｄａｔａ【ｊ幸ｒｇ—ｃｏｍｐ＿ｃａｌ＿ｌｅｎｓ＋ｍ】；
ｅｎｄ

ｍａｘ—ｄａｔａ＝ｔｅｍｐｌｅ］；
ｍｉｎ ｄａｔａ＝ｔｅｍｐ【ｅ】：

ｍａｘ＿ｄａｔａ＿ｉｎｄｅｘ＿ｔｅｍｐ＝Ｏ：
ｍｉｎ＿ｄａｔａ＿ｉｎｄｅｘ＿ｔｅｍｐ＝０；
ｆｏｒ（ｉｎｔ ｉ－－８；ｉ＜ｒｇ＿ｃｏｍｐ＿ｃａｌ＿ｌｅｎ￥：ｉ＋＋）ｂｅｇｉｎ
ｉｆ（ｔ即币［ｉ］＞ｍａｘ＿ｄａｔａ）ｂｅｇｉｎ
Ｍａｘ ｄａｔａ＝ｔｅｍｐ【ｉ】；

ｍａｘ＿ｄａｔａ＿ｉｎｄｅｘ＿ｔｅｍｐ＝ｉ：
ｅｎｄ
ｉｆ（ｔｅｎｑｏ［ｉ］＜ｍｉｎ＿ｄａｔａ）ｂｅｇｉｎ
ｍｉｎ ｄａｔａ＝ｔｅｍｐ【ｉ】：

ｍｉｎ＿ｄａｔａ＿ｉｎｄｅｘ＿ｔｅｍｐ＝ｉ：
ｅｎｄ
ｅｎｄ
ｅｎｄ

图４．１２极值算子输入数据处理代码

Ｌｉｓｔ算子参考模型：ｌｉｓｔ算子使用到了ｒｄｍａｌ和ｒｄｍａ２两个模块，ｒｄｍａｌ输入一维数
组ＶＩ，ｒｄｍａ２输入一维数组Ｖ２。一维数组Ｖ１里的数据可以是随机值，一维数组Ｖ２

里的数据必须是１或者０，Ｖｌ和Ｖ２两个数组长度相等。当ｒｇ＿ｌｉｓｔ＿ｍｏｄｅ等于０时，输
出为Ｖ１取Ｖ２数组里数据值为０的索引值所对应的数据；当ｒｇ＿ｌｉｓｔ＿ｍｏｄｅ等于１时，输
出为Ｖ１取Ｖ２数组里数据值为１的索引值所对应的数据，代码如图４．１３所示。
ｆｏｒ（ｉｎｔ ｉ；０：ｉ＜ｒｇ＿ｌｉｓｔ＿ｃａｌ—ｌｅｎｓ；ｉ＋＋）ｂｅｇｉｎ
ｉｆ（ｍ－ｖｉｆ．ｒｇ＿ｌｉｓｔ＿ｍｄｅ一０）ｂｅｇｉｎ
ｉｆ（ｄａｔａ＿ｔｗｏ【ｉ】一日）ｂｅｇｉｎ
ｄａｔａ＿ｏｕｔ【ｋ】＝ｄａｔａ—ｏｎｅ［ｉ］；
ｋ＝ｌ‘＋１：
ｅｎｄ
ｅｎｄ
ｅｌｓｅ ｂｅｇｉｎ
ｉｆ（ｄａｔａ＿ｔｗｏ【ｉ】Ｉ－０）ｂｅｇｉｎ
ｄａｔａ＿ｏｕｔ【ｋ】＝ｄａｔａ＿ｏｎｅ［ｉ］；
ｋ＝ｌ（＋ｌ：
ｅｎｄ
ｅｎｄ
ｅｎｄ

图４．１ ３ ｌｉｓｔ算子模式选择设计代码

３６

万方数据
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对ｌｉｓｔ算子结果数据的处理和前面描述的ｃｏｐｙ算子的处理类似。
Ｓｕｂｔｒａｃｔｉｏｎ算子参考模型：该算子支持使用ｒｄｍａｌ和ｒｄｍａ２两个模块，ｒｄｍａｌ输入
一维数组Ｖ１，ｒｄｍａ２输入一维数组Ｖ２。一维数组Ｖ１里的数据与Ｖ２数据一一对应，
Ｖ１里的数据相当于被减数，Ｖ２里的数据相当于减数，计算的结果放到一维数组Ｖ３。

一维数组１和Ｖ２的长度可以由寄存器ｒｇ ｓｕｂｔ ｃａｌ ｌｅｎｓ进行配置，最大支持计算长度为

５００２个。寄存器ｒｇ ｖ２ ｃｏｎｓｔ ｅｎ可以对一维数组Ｖ２进行配置，当此寄存器赋值为１，

Ｖ２的值为常数，等效于消底运算，常数值可以通过寄存器ｒｇ ｖ２ ｃｏｎｓｔ ｄａｔａ［３ｌ：０］进行配

置，固定为３２ｂｉｔｓ数据，且为有符号数据。通过ｆｏｒ循环对Ｖ２数组根据配置，进行数
据处理。再通过ｓｕｂ函数进行减法运算得到计算结果，部分代码如下：

ｓｕｂ—ｄａｔａｌ＝ｓｕｂ＿ｖｌ［ｉ］；
ｉｆ（ｒｇ＿ｖ２＿ｃｏｎｓｔ＿ｅｎ）ｓｕｂ—ｄａｔａ２＝｛ｒｇ．ｖ２ ｃｏｎｓｔ＿ｄａｔａ［３ １］，ｒｇ ｖ２一ｃｏｎｓｔ＿ｄａｔａ［３ １：０］）；
ｅｌｓｅ ｓｕｂ—ｄａｔａ２＝ｓｕｂ＿ｖ２［ｉ］；
ｓｕｂ—ｒｅｓｕｌｔ＝ｓｕｂ（ｓｕｂ＿ｄａｔａｌ，ｓｕｂ＿ｄａｔａ２）；
参考模型顶层设计：在参考模型的ｒｕｎ ｐｈａｓｅ中，首先判断接Ｅｌ是否由

ｕｖｍ＿ｃｏｎｆｉｇ＿ｄｂ从顶层得到，没有得到句柄将会报ｅｒｒｏｒ。Ｃｏｎｆｉｇ＿ｄｂ机制ｇｅｔ成功后，会
进入循环语句，在ｒｏ ｄｏｎｅ ｉｎｔｒ 上升沿的时候，通过 ｃａｓｅ 语句，读取
的值判断进入哪个算子，调用相．ｆｌ应ａｇ的算子后，由 ｔｒｒ定ｇ＿义＿ｖｐ的ｕ２
ｏｐ＿ｔｅｇ＿ｇｎｉｋｃｏｌｂ＿ｍｖｕｎａ得ｅ去ｂｇｐ
ｒｏｃ
到ｉｎ ｍｏｎｉｔｏｒ组件检测到的输入ＤＵＴ的数据，进行相关算子的运算，再通过

ｕｖｍ＿ｂｌｏｃｋｉｎｇ＿＿ｐｕｔ＿ｐｏｒｔ定义的ｂｐｐ，将参考模型算子所计算得到的结果值传递到计分板
组件里。参考模型继续等待下一个ｒｏ ｄｏｎｅ ｉｎｔｒ ｇａｌｆ．图如码代分部。来到的号信沿升上
４．１４所示。
ｆｏｒｅｖｅｒ ｂｅｇｉｎ

ｔｅｍｐ＿ｒｓｐ＝ｎｅｗ（）；
＠（ｐｏｓｅｄｇｅ ｍ＿ｖｉｆ．ｒｏ ｄｏｎｅ ｉｎｔｒ ｆｌａｇ）ｂｅｇｉｎ
ｃａｓｅ（ｍ ｖｉｆ．ｒｇ＿ｖｐｕ２＿ｃｏｒｅ＿ｅｎ）
’ＣＯＭＰＡＲＥ：ｂｅｇｉｎ
ｃｏｍｐａｒｅ（ｔｍｐ＿ｒｓｐ．ｍｘ—ｄａｔａ，ｔｅｍｐ＿ｒｓｐ．ｍａｘ—ｄａｔａ—ｉｎｄｅｘ．ｔｅｍｐ＿ｒｓｐ．ｍｉｎ＿ｄａｔａ，ｔｅｍｐ＿ｒｓｐ．ｒａｉｎ—ｄａｔａ—ｉｎｄｅｘ）
ｅｎｄ

、ＡＶＥＲＡＧＥ：ｂｅｇｉｎ
ａｖｅｒａｇｅ（ｔｅｍｐ＿ｒｓｐ．ｏｕｔ＿ａｖｇ＿ｄａｔａ．ｔｅｍｐ＿ｒｓｐ．ｏｕｔ＿ｄａｔａ＿ｒｅｍａｉｎ）；
ｅｎｄ
’ＳＵＢＳＴＲＡＣＴＯＲ：ｂｅｇｉｎ
ｓｕｂ＿ｖ（ｔｅｎｐ＿ｒｓｐ，ｓｕｂ—ｄａｔａ—ｏｕｔ）：
ｅｎｄ
‘ＣＯＰＹ：ｂｅｇｉｎ
ｔｅｍｐ＿ｒｅｑ；ｎｅｔｌＩ）：
ｂｇｐ．ｇｅｔ（ｔｅｍｐ＿ｒｅｑ）：
ｃｏｐｙ（ｔｅｒｐ ｒｅｇ．ｉｎ＿ｄａｔａ．ｔｅｍｐ＿ｒｓｐ．ｏｕｔ—ｄａｔａ）：
ｅｎｄ

’ＬＩＳＴ：ｂｅｇｉｎ
ｌｉｓｔ（ｔｅｍｐ ｒｓｐ．ｄａｔａ—ｏｕｔ—ａｒｒａｙ，ｔｅｍｐ＿ｒｓｐ．ｒｏ ｌｉｓｔ—ｒｅｓｕｌｔ＿ｌｅｎｓ）；
ｔｅｍｐ＿ｒｓｐ．ｐｒｉｎｔ（Ｊ：
ｅｎｄ

ｄｅｆａｕｔｔ：’ｕｖｍ ｉｓ ｔｈｅ ｖａｌｕｅ ｏｆ ｔｈｅ ｗａｒｎｉｎｇ”）

ｗａｒｎｉｎｇＩ”旺刚”，”ｒｇ—ｖｐｕ２一ｃｏｒｅ—ｅｆｔ
ｅｎｄｃａｓｅ

ｂｐｐ．ｐｕｔＩｔｅｍｐ＿ｒｓｐ）：
ｔｅｍｐ＿ｒｓｐ．ｐｒｉｎｔ（）；
’ｕｗ＿ｉｎｆｏＩ“ＲＥ刚。，”ｖｐｕ２ ｒｅｆｍ ｐｕｔ ｏｋ！…．ＵＶＲ ＬＯＷ）
ｅｎｄ
ｅｎｄ

图４．１４参考模型顶层设计代码

３７

万方数据
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４．２．５ ＵＶＭ的ｓｃｏｒｅｂｏａｒｄ组件设计

Ｓｃｏｒｅｂｏａｒｄ组件是ＵＶＭ验证平台重要组成部分，它实现了期望数据和ＤＵＴ输出的
实际数据的自动比对。ｓｃｏｒｅｂｏａｒｄ组件分别接收从参考模型传输来的数据和ｏｕｔ ｍｏｎｉｔｏｒ

传输来的数据，进行自动比对，并将比较结果进行打印，让验证人员清楚直观知道比较
结果是否正确。
Ｓｃｏｒｅｂｏａｒｄ组件通过定义两个ｕｖｍ ｂｌｏｃｋｉｎｇ＿ｇｅｔ＿ｐｏｒｔ端Ｅ１分别是ｏｕｔ＿ｍｏｎｉｔｏｒ＿ｂｇｐ
和ｒｅｆｍ ｇｂ．望期的到得里型模考参和据数际实ＤＵＴ
ｐ，通过ｇｅｔ函数分别获得从 的到得
数据。计分板组件、参考模型组件以及ｏｕｔ ｍｏｎｉｔｏｒ组件的相关接口是通过ｅｎｖ层的
ｕｖｍ ｔｉｍ ｆｉｆｏ接口相连接。ｕｖｍ ｔｉｍ ｆｉｆｏ接口内有ｆｉｆｏ，可以存放参考模型和ｏｕｔ ｍｏｎｉｔｏｒ

传输进去的数据。期望值是根据输入的数据和所选择的算子，由验证平台中参考模型计

算得到的数据，它使用ＳＶ语言编写，无需消耗仿真时间。所以ｇｅｔ参考模型的数据完
后，计分板组件会等待ｏｕｔ＿ｍｏｎｉｔｏｒ＿ｂｇｐ传输数据，两个数据都得到后，再进行接下来
的比较。
因为不同的算子，求得的数据类型不一样。使用了ｃａｓｅ语句将使用不同的算子进入

不同的分支进行比较。比如ｃｏｍｐａｒｅ算子，需要去比较期望值和理想值的最大值、最大
值的索引值、最小值和最小值的索引值，比较完毕后，会打印比较结果和比较次数。部
分代码如图４。１５所示。
’ＣＯＭＰＡＲＥ：ｂｅｇｉｎ
ｉｆ（（ｏｕｔ ｍｏｎｉｔｏｒ＿ｉｔｅｍ．ｍａｘ＿ｄａｔａ一他ｆｒｅ＿ｉｔｅｍ．ｍｘ＿ｄａｔａ）陆（ｏｕｔ＿ｏｎｉｔｏＬｉｔｅｍ．ｍａｘ—ｄａｔａ—ｉｎｄｅｘ—ｒｅｆｍ＿ｉｔｅｓ．ｍａｘ—ｄａｔａ—ｉＪｌｄｅｘ
）龋（ｏｕｔ＿ｍｎｉｔｏｒ ｉｔｅｍ．ｍ ｄａｔａ—ｒｅｆｍ＿ｉｔｔ帅．ｒａｉｎ—ｄａｔａ）酗（ｏｕｔ＿Ｂｏｎｉｔｏｒ ｉｔｅｍ．ｍｉｎ—ｄａｔａ ｉｎｄｅｘ—ｒｅｆｍ—ｉｔｅｍ．Ｂｉｎ＿ｄａｔａ＿ｉｎｄｅｘ））

图４—１５ ｃｏｍｐａｒｅ算子比较部分代码

４．２．６ ＵＶＭ的ａｇｅｎｔ组ｌ件设：计

代理器ａｇｅｎｔ组件是对ｓｅｑｕｅｎｃｅｒ，ｄｒｉｖｅｒ，ｍｏｎｉｔｏｒ组件进行封装，来提高验证平台
的可重用性。ＵＶＭ中ａｇｅｎｔ组件中引入了枚举类型变量ｉｓ ａｃｔｉｖｅ，该变量的系统的默认
值是ＵＶＭ ＡＣＴＩＶＥ。当ｉｓ ａｃｔｉｖｅ变量值为ＵＶＭ ＡＣＴＩＶＥ时，则ａｇｅｎｔ组件在ｂｕｉｌｄ ｐｈａｓｅ

中实例化ｄｒｉｖｅｒ、ｍｏｎｉｔｏｒ和ｓｅｑｕｅｎｃｅｒ组件，并且在ｃｏｎｎｅｃｔ ｐｈａｓｅ中将ｄｒｉｖｅｒ的

ｓｅｑ ｉｔｅｍ ｐｏｒｔ和ｓｅｑｕｅｎｃｅｒ的ｓｅｑ ｉｔｅｍ ｅｘｐｏｒｔ连接起来。当ｉｓ ａｃｔｉｖｅ赋值为

ＵＶＭ ＰＡＳＳＩＶＥ，则ａｇｅｎｔ组件在ｂｕｉｌｄ ｐｈａｓｅ中只实例化ｍｏｎｉｔｏｒ组件。

本论文有输入的ａｇｅｎｔ组件，输出的ａｇｅｎｔ直接使用ｏｕｔ—ｍｏｎｉｔｏｒ完成任务，因为输
出需要监控ＤＵＴ输出的数据，并且将数据转换成ｓｃｏｒｅｂｏａｒｄ组件能够接收的形式，
ｏｕｔ ｍｏｎｉｔｏｒ完全能够实现。ｖｐｕ２ 组件的部分设计代码如图４．１６所示。

３８

万方数据
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ｆｕｎｃｔｉｏｎ ｖｏｉｄ ｂｕｌｌｄ＿ｐｈａｓｅ（ｕｖｍ ｐｈａｓｅ ｐｈａｓｅ）：

ｓｕｐｅｒ．ｂｕｉｌｄ＿ｐｈａｓｅ（ｐｈａｓｅ）；
￥ｄｉｓｐｌａｙ（”ｖｐｕ２ ａｇｅｎｔ ｂｕｉｌｄ…”）；
ｍｏｎｉｔｏｒ＝ｖｐｕ２＿ｍｏｎｉｔｏｒ：：ｔｙｐｅ＿ｉｄ：：ｃｒｅａｔｅ（“ｍｏｎｉｔｏｒ”．ｔｈｉｓ）；
ｉｆ（ｉｓ＿ａｃｔｉｖｅ—ＵＶＨ＿ＡＣＴＩＶＥ）
ｂｅｇｉｎ

ｓｅｑｕｅｎｃｅｒ＝ｖｐｕ２一ｓｅｑｕｅｎｃｅｒ：：ｔｙｐｅ＿ｉｄ：：ｃｒｅａｔｅ（”ｓｅｑｕｅｎｃｅｒ”．ｔｈｉｓ）：
ｄｒｉｖｅｒ＝ｖｐｕ２－ｄｒｉｖｅｒ：：ｔｙｐｅ＿ｉｄ：：ｃｒｅａｔｅｌ。ｄｒｉｖｅｒ。．ｔｈｉｓ）：
ｅｎｄ
’ｕｖｍ
ｉｎｆｏ（”ｖｐｕ２一ａｇｅｎｔ”，。ｆｕｎｃｔｉｏｎ ｂｕｉｌｄ—ｐｈａｓｅ ｉｓ ｃａｌｌｅｄ。．ＵＷ ＬＯＷ）；
ｅｎｄｆｕｎｃｔｉｏｎ：ｂｕｉｌｄ’ｈａｓｅ

ｆｕｎｃｔｉｏｎ ｖｏｉｄ ｃｏｎｎｅｃｔ—ｐｈａｓｅ（ｕｖｍ＿ｐｈａｓｅ ｐｈａｓｅ）；

ＳＵｐｅｒ．ｃｏｎｎｅｃｔ ｐｈａｓｅ（ｐｈａｓｅ）；
Ｓｄｉｓｐｌａｙ（”ｖｐｕ２ ａｇｅｎｔ ｃｏｎｎｅｃｔ…”Ｊ：
ｍｏｎｉｔｏｒ ｐｕｔ ｒｅｆｍ＝ｍｏｎｉｔｏｒ．ｐｕｔ ｒ－ｅｆｍ：
ｉｆ（ｉｓ＿ａｃｔｉｖｅａ—ＵＶＭ＿ＡＣＴＩＶＥ＇
ｂｅｇｉｎ
ｄｒｉｖｅｒ．ｓｅｑ＿ｉｔｅｍ＿ｐｏｒｔ．ｃｏｎｎｅｃｔ（ｓｅｑｕｅｎｃｅｒ．ｓｅｑ＿ｉｔｅｍ＿ｅｘｐｏｒｔ）；
ｅｎｄ

、ｕｖａ
ｉｎｆｏｒｖｐｕ２一ａｇｅｎｔ’．。ｆｕｎｃｔｉｏｎ ｃｏｎｎｅｃｔ＿ｐｈａｓｅ ｉｓ ｃａｌｌｅｄ“．ＵＶＲ＿ＬＯＷ）；
ｅｎｄｆｕｎｃｔｉｏｎ：ｃｏｎｎｅｃｔ ｐｈａｓｅ

图４－１６ ａｇｅｎｔ组件部分代码

４．２．７ ｔＷＭ的ｄｒｉｖｅｒ组件设计

在ＵＶＭ验证环境中，ｄｒｉｖｅｒ组件接受来自ｓｅｑｕｅｎｃｅｒ的事务级数据ｔｒａｎｓａｃｔｉｏｎ，按
照ｒｅｇ＿ｂｕｓ总线协议产生读写驱动，并发送给ＤＵＴ的输入接口，完成数据的传输。
在ｄｒｉｖｅｒ组件的ｍａｉｎ＿ｐｈａｓｅ中，通过ｆｏｒｋ…ｊｏｉｎ＿ｎｏｎｅ语句，并行两个任务：复位
ｒｅｓｅｔ＿ｌｉｓｔｅｎｅｒ（）和事务级驱动ｇｅｔ＿ａｎｄ＿ｄｒｉｖｅＯ，代码如下所示：
ｆｏｒｋ

ｇｅｔ＿ａｎｄ＿ｄｒｉｖｅ（）；
ｒｅｓｅｌｌｉｓｔｅｎｅｒＯ；
ｊｏｉｎ＿ｎｏｎｅ
复位操作是通过ｆｏｒｋ・・＂ｊｏｉｎｎｏｎｅ全程监控复位信号ｒｓｔ—ｎ是否出现下降沿动作。当
检查到复位信号ｒｓｔ—ｎ下降沿后，将寄存器信号的地址、读写、使能信号等进行复位，
赋值为０完成复位操作，具体代码如图４．１７所示。
ｔａｓｋ ｖｐｕ２ ｄｒｉｖｅｒ：：ｒｅｓｅｔ ｌｉｓｔｅｎｅｒ（）：
、ｕｖｍ＿ｉｎｆｏ（ｇｅｔ＿ｔｙｐｅ＿ｎａｍｅ（）．“ｒｅｓｅｔ—ｌｉｓｔｅｎｅｒ…”，ＵＶＨ－ＬＯＷ）
ｆｏｒｋ
ｆｏｒｅｖｅｒ ｂｅｇｉｎ

＠（ｎｅｇｅｄｇｅ ｍ＿ｖｉｆ．ｒｓｔ＿ｎ）ｂｅｇｉｎ
、ｕｖｍ＿ｉｎｆｏ（ｇｅｔ＿ｔｙｐｅ＿ｎａｍｅ（），”ｒｅｓｅｔ—ｌｉｓｔｅｎｅｒ：ｒｓｔ—ｎ；０…”，Ｕ、，叱ＬＯＷ）
ｍ ｖｉｆ．ｒｅｇ ｗａｄｒ ａ ｅ：
ｍ ｖｉｆ．ｒｅｇ ｗｒ ☆０：
ｍ
ｖｉｆ．ｒｅｇ ｗｅ ｏ ０：
ｍ ｖｉｆ．ｒｅｇ ｗｄａｔａ审０：
ｍ ｖｉｆ．ｒｅｇ ｒａｄｒ ａ ０：
ｍ ｖｉｆ．ｒｅｇ ｒｄ ｑ ０：
ｅｎｄ

ｅｎｄ

】０１Ｌｎｏｎｅ
ｅｎｄｔａｓｋ：ｒｅｓｅｔ ｌｉｓｔｅｎｅｒ

图４－１ ７ ｒｅｓｅｔ＿ｌｉｓｔｅｎｅｒ代码

３９

万方数据
 事务级驱动任务是通过ｓｅｑ＿＿ｉｔｅｍ＿ｐｏｒｔ．ｇｅｔ＿ｎｅｘｔ＿ｉｔｅｍ等待ｓｅｑｕｅｎｃｅｒ组件传递激励信
息，得到激励后，通过函数ｒｅｇ＿ｗｒｉｔｅＯ，将激励信息转化为ＤＵＴ能够识别的数据，发
送给ＤＵＴ接口，和ＤＵＴ接口完成信息交互后，ｄｒｉｖｅｒ组件调用ｓｅｑ＿ｉｔｅｍ＿ｐｏｒｔ．ｉｔｅｍ＿ｄｏｎｅ（）
函数。完成一次传输动作，通过ｆｏｒｅｖｅｒ语句等待下一次传输。ｇｅｔ＿ａｎｄ＿ｄｒｉｖｅ（）任务代码
如图４．１８所示。

ｔａｓｋ ｖｐｕ２ ｄｒｉｖｅｒ：：ｇｅｔ ａｎｄ ｄｒｉｖｅ（）；

、ｕｖｍ＿ｉｎｆｏ（ｇｅｔ—ｔｙｐｅ＿ｎａｍｅ（），”ｍ＿ｖｐｕ２＿ｄｒｉｖｅｒ ｇｅｔ—ａｎｄ＿ｄｒｉｖｅ…”，ＵＶＭ＿ＬＯＷ）
＠（ｐｏｓｅｄｇｅ ｍ—ｖｉｉ．ｃｔｋ）
ｆ＠ｒｅｖｅｒ ｂｅｇｉｎ

ｓｅｑ—ｉｔｅｍ＿ｐｏ ｒｔ．ｇｅｔ＿ｎｅｘｔ—ｉｔｅｍ（ｒｅｑ）；
ｔｈｉｓ．ｒｅｇ ｗｒｉｔｅ（ｒｅｑ）；
ｓｅｑ ｉｔｅｍ ｐ＠ｒｔ．ｉｔｅｍ ｄｏｎｅ（）；
ｅｎｄ

ｅｎｄｔａｓｋ：ｇｅｔ ａｎｄ ｄ ｒｉｖｅ

图４．１ ８ ｇｅｔ＿ａｎｄ＿ｄｒｉｖｅ代码

其中ｒｅ删ｔｅ（）函数是按照ｒｅｇ＿ｂｕｓ总线进行驱动，部分代码如图４－１９所示。
ｔａｓｋ ｖｐｕ２－ｄｒｉｖｅｒ：：ｒｅｇ＿ｗｒｉｔｅ（ｖｐｕ２＿ｉｔｍ ｉｔｅｍ）；
＠（ｐｏｓｅｄｇｅ ｒｅ＿ｖｉｉ．ｃＩｋ）；
ｃａｓｅ（ｉｔｅｍ．ｒｅｇ＿ｃｍｄ）
’ＷＲｒＴＥ：ｂｅｇｉｎ
ｒｅ＿ｖｉｉ．ｒｅｇ＿ｗａｄｒ＃ｉｔｅｍ．ｒｅｇ＿ａｄｄｒ；
Ｉｎ ｖｉｉ．ｒｅｇ １ ｂｌ
ｒｗ．：‘＃
ｍ ｖｉｉ．ｒｅｇ雠 ａ’４ｂｌｅｅｅ
＿；

ｌＩ－ｖｉｆ．ｒｅｇ ｗｄａｔａ＜＝｛｛ｉｔｅｍ．ｒｅｇ ｗｄａｔａ［３１：２４］｝，｛ｉｔｅｍ．ｒｅｇ ｗｄａｔａ［３１：２４］），｛ｉｔｅｍ・ｒｅｇ＿ｗｌａｔａ［３１：２４１｝・（ｉｔｅｍ・ｒｅｇ＿ｗｄａｔａ［３１：２４１｝｝

＠（ｐｏｓｅｄ９ｅ ｍ＿ｖｉｆ．ｃｔｋ ｉｆｆ ｆｎ．ｖｉｆ．ｒｓｔ—ｎｌ：
ｒｅ＿ｖｉｉ．ｒｅｇ＿ｗｒ ａ １。ｂｅ：
■ｖｉｉ．ｒｅｇ ｅｗｔ． ＃‘ ｂｅ
４：

ｍ
＠（ｐｏｓｅｄｇｅ＝＿ｖｉｉ．ｃｌｋ ｉｆｆ ｖｉｆ．ＦＳｔ ｎ）：

ｍ＿ｖｉｆ．ｒｅｇ＿ｗｒ ☆１。ｂｌ；
■ｖｉｉ．ｒｅｇ ｗｅ 审４’ｂｅｌ６６；
＝＿ｖｉｉ．ｒｅｇ ｗｄａｔａ＜＝｛４｛ｉｔｅｍ．ｒｅｇ＿诚ｌａｔａｌ２３：１６】））；
＠（ｐｏｓｅｄｇｅ ｒｅ＿ｖｉｉ．ｃｌｋ ｉｆｆ ｍ—Ｖ”．ｒｓｔ—ｎ）；
乱ｖｉｆ．ｒｅｇ ｗｒ 靠１’ｂ８：
■ｖｉｉ．ｒｅｇ ｗｅ＃４１ｂ０：
＠（ｐｏｓｅｄｇｅ ｒｅ＿ｖｉｉ．ｃｌｋ ｉｆｆ ｍ ｖｉｉ．ｒｓｔ—ｎ）；
ｍ ｖｉｉ．ｒｅｇ ｗｒ 口１’ｂｌ：
ｎ ｖｉｉ．ｒｅｇ垤 ｏ’４ｂｅｅｌ０
＿；
＝＿ｖｉｉ．ｒｅｇ＿ｗｄａｔａ＜＝｛４｛ｉｔｅｍ．ｒｅｇ＿ｗｄａｔａ【１５：８】）｝；
＠（ｐｏｓｅｄｇｅ ｒｅ＿ｖｉｉ．ｃｔｋ ｉｆｆ ｒｅ＿ｖｉｉ．ｒｓｔ ｎ）：
ｎ ｖｉｉ．ｒｅｇ ｒｗ＿：
ｏ’ １ ｂｅ
＜＿’ ｂｅ
ｍ ｖｉｉ．ｒｅｇ垤 ４＿：
＠（ｐｏｓｅｄｇｅ ｒｅ＿ｖｉｉ．ｃｌｋ ｉｆｆ ｖｉｆ．ｒｓｔ－ｎ）；
ｍ

ｍ ｖｉｉ．ｒｅｇ ｗｒ ☆１。ｂｌ；
啊ｖｉｉ．ｒｅｇ ｗｅ ａ ４。ｂｅｅｅｌ；

ｖｉｆ．ｒｅｇ ｗｄａｔａ＜＝｛４（ｉｔｅｍ．ｒｅｇⅥｌａｔａ【７：８】））；
ｍ

＠（ｐｏｓｅｄｇｅ ｍ ｖｉｆ．ｃｌｋ ｉｆｆ ｍ—Ｖ”．ｒｓｔ＿ｎ）；

ｍ＿＿ｖｉｆ．ｒｅｇ＿ｗｒ ☆１’ｂｅ；
＝ｖｉｉ．ｒｅｇ ｗｅ 。４‘ｂｅ；
ｅｎｄ

’ＲＥＡＤ：ｂｅｇｉｎ
ｍ ｖｉｉ．ｒｅｇ 芈。
ｄｒ ＿１：
ｂｌ

■ｖｉｉ．ｒｅｇ ｒａｄｒ举ｉｔｅｍ．ｒｅｇ＿ａｄｄｒ；

图４．１９ ｒｅｇ＿ｗｒｉｔｅ代码

４．２．８ ＩⅣＭ的ｍｏｎｉｔｏｒ组

ＵＶＭ中的ｍｏｎｉｔｏｒ组件将输出引脚电平激励转换为事务级电平，ＵＶＭ的ｍｏｎｉｔｏｒ
组件在ｉｎｔｅｒｆａｃｅ对ＤＵＴ的信号进行采样和捕获响应，并将信息整理打包发给参考模型

万方数据
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组件或者ｓｃｏｒｅｂｏａｒｄ组件中，进行相关处理【５７】。组件ｉｎ ｍｏｎｉｔｏｒ中输入的数据相关配置
和ｒｄｍａｌ和ｒｄｍａ２寄存器相关，根据算子使用情况调用ｒｄｍａｌ或者ｒｄｍａｌ和ｒｄｍａ２。如
ｓｕｂｔｒａｃｔｉｏｎ算子，当寄存器信号ｒｇ ｖ２ ｃｏｎｓｔ ｅｌｌ为０时，会调用ｒｄｍａ２，对Ｖ２从ｍｅｍｏ巧
得到数据，并进行数据处理。当ｒｇ ｖ２ ｃｏｎｓｔ ｅｎ为１时，Ｖ２为常数，常数值通过寄存

器ｒｇ ｖ２ ｃｏｎｓｔ ｄａｔａ配置，固定为３２位有符号数，此时不用调用ｒｄｍａ２，ｉｎ ｍｏｎｉｔｏｒ也

不用去ｍｅｍｏ巧采取并处理相关数据。ｌｉｓｔ算子也会使用ｒｄｍａ２模块，处理情况类似。
通过ｒｄｍａｌ，ｒｄｍａ２相关配置，ｉｎ ｍｏｎｉｔｏｒ组件获取了内存的相关数据，还需要寄
存器信号ｒｇ ｌａｍｄｒ．需还后理处端小ｌｔｅ
大行进据数对，理处据数关相行进置设端小大的
要对输入配置的位宽寄存器和符号位寄存器的配置进行数据的处理，这样做从ｍｅｍｏｒｙ
获得数据而不是从ｒｄｍａ获得数据，可以避免因为设计ｒｄｍａ处理数据的错误，导致验证
也发生同样的错误。验证中也进行了对数据输入和输出的处理，使得比较结果较为准确。
最后将处理好的数据，使用ＴＬＭ机制，通过ｕｖｍ ｂｌｏｃｋｉｎｇ ｐｕｔ ｐｏｒｔ端口将信息打
包发送到参考模型组件里，交给参考模型进行对应算子处理。
ｏｕｔ ｍｏｎｉｔｏｒ收集ＤＵＴ计算的输出数据，收集的方式思想一样，处理的情况类似，
ｏｕｔ ｍｏｎｉｔｏｒ将收集处理好的处理发送到ｓｃｏｒｅｂｏａｒｄ组件中。

４．２．９ ＵＶＭ的ｓｅｑｕｅｎｃｅｒ组件设计

ｓｅｑｕｅｎｃｅｒ组件在ＵＶＭ平台中必不可少，在矢量加速器模块验证环境中，负责给
ｄｒｉｖｅｒ组件传递ｓｅｑｕｅｎｃｅ产生的ｔｒａｎｓａｃｔｉｏｎ，这里ｔｒａｎｓａｃｔｉｏｎ是ｖｐｕ２ ｉｔｅｍ。Ｓｅｑｕｅｎｃｅｒ

组件在不同ＤＵＴ的ＵＶＭ验证平台环境中基本类似，继承于ｕｖｍ ｓｅｑｕｅｎｃｅｒ，通过
、ｕｖｍ ｃｏｍｐｏｎｅｎｔ ｕｔｉｌｓ宏注册，设计代码如图４．２０所示。
ｃｌａｓｓ ｖｐｕ２＿ｓｅｑｕｅｎｃｅｒ ｅｘｔｅｎｄｓ ｕｖｍ＿ｓｅｑｕｅｎｃｅｒ＃（ｖｐｕ２＿ｉｔｅｍ）：
ｖｉ ｒｔｕａｌ ｖｐｕ２＿ｉｆ啊－Ｖｉｆ；
、ｕｖｍ ｃｏＲＤｏｎｅｎｔ—ｕｔｉｔｓ（ｖｐｕ２＿ｓｅｑｕｅｎｃｅｒ）
ｅｘｔｅｒｎ ｆｕｎｃｔｉｏｎ ｎｅｗ（ｓｔｒｌｎｇ ｎａｍｅ．ｕｗ＿ｃｏｍｐｏｎｅｎｔ ｐａｒｅｎｔ）：
ｅｎｄｃｔａｓｓ

ｆｕｎｃｔｉｏｎ ｖｐｕ２＿ｓｅｑｕｅｎｃｅｒ：：ｎｅｗ（ｓｔｒｉｎｇ ｎａｍｅ。ｕｖｍ＿ｃｏｍｐｏｎｅｎｔ ｐａｒｅｎｔ）：

ｓｕｐｅｒ．ｎｅｗ（ｎａｍｅ，ｐａｒｅｎｔ）；
ｅｎｄｆｕｎｃｔｉｏｎ：ｎｅｗ

图４－２０ ｓｅｑｕｅｎｃｅｒ组件设计代码

４．２．１０ ＵＶＭ的寄存嚣模型设计

寄存器对模块设计来说非常重要，通过读取寄存器的状态，可以获得硬件当前的状
况，或者对寄存器进行配置，使模块运行在指定的工作模式。因此对寄存器设计进行充
分验证显得尤为重要，在ＵＶＭ验证方法学中，通常采用ＵＶＭ的寄存器模型对寄存器
设计进行验证。
寄存器模型是通过ｃｏｎｆｉｇｕｒｅ函数对寄存器模型中每个寄存器和每个寄存器域进行

４１

万方数据
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属性设置，比如读写、位宽、复位值等信息，并对每一个寄存器构建ｂｕｉｌｄ函数，通过
ｃｏｎｆｉｇｕｒｅ函数实现了寄存器模型的层次化构建。
寄存器模型中每个寄存器域和寄存器属性有所不同外，其他代码基本类似，为了节
省大量人力和时间以及避免人为编写代码导致一些错误的输入信息，比如初始值输入错
误，位宽算错等情况，经常采用了脚本来自动生成寄存器模型代码，这样大大提高了验
证效率，以及可以更好地维护寄存器模型，很大程度上减轻了验证人员的负担【５８１。

通过ｐｙｔｈｏｎ脚本自动化产生验证寄存器的代码，需要严格按照ｐｙｔｈｏｎ脚本要求修
改Ｅｘｃｅｌ格式表格里的寄存器信息，寄存器填写表格的信息格式如图４．２１所示。因为有
些空白域的存在，使得寄存器的地址不是连续的，需要将其设置为ｒｅｓｅｒｖｅｄ ｂｉｔｓ，默认
值为０。
』０ｆＢｅｔ Ｎａｍｅ ＭＳＢ ＬＳＢ Ｆｉｅｌｄ Ｎａｍｅ Ａｃｃｅｓｓ Ｄｅｆａｕｌｔ Ｖａｌｕｅ Ｄｅｓｃｎｐｔｉｏｎ

ｉｏｘ００ ＶＰＵ２一ｃＡＬＴＲＩＧ—ＣＦＧ ｖｐｕ２ ｃｏｎｔｒｏｌ ｒｅｇｉｓｔｅｒ

Ｅｎａｂｌｅ ｂｉｔ ｆｏｒ ｃｏｒｅ Ｓｈｏｕｌｄ ｂｅ ｏｎｅ—ｈｏｔ．

Ｏｎｌｙ ｏｎｅ ｃｏｒｅ ｃａｎ ｂｅ ｔｕｒｎｅｄ ｏｎ ｂｅｃａｕｓｅ ｔｈｅ

ＤＭＡ ｅｎｇｉｎｅｓ ａｒｅ ｓｈａｒｅｄ．

。 ｏ ｒｇ＿ｖｐｕ２＿ｃｏｒｅ＿ｅｎ
ＲＷ ０ｘ０
黜；＝喾勰＝
ｂｉｔ ２：ｓｕｂｓｔｒａｃｔｏｒ

ｂｉｔ ３：ｃｏｐｙ

ｂａ ４：ｌｉｓｔ

图４．２１寄存器ｅｘｃｅｌ表格图

通过ｐｙｔｈｏｎ脚本生成的寄存器代码，将寄存器模型代码放入验证平台，在顶层环境
中与总线相连接，使得寄存器模型集成到验证环境中。

４．２．１ １ ＵＶＭ的ｒｅｇ＿ａｄａｐｔｅｒ设计

在ＵＶＭ验证平台中寄存器模型的读写操作会产生ｕｖｍｒｅｇ＿ｂｕｓ＿ｏｐ类型的变量，这
个变量中存储了操作类型和操作地址等【５９】，其格式如下：

ｔｙｐｅｄｅｆ ｓｔｒｕｃｔ｛

ｕｖｍ——ａｃｃｅｓｓ—．ｅ ｋｉｎｄ；

ｕｖｍｒｅｇ＿ａｄｄｒ＿ｔ ａｄｄｒ；

ｕｖｍｒｅｇ＿＿ｄａｔａ＿＿ｔ ｄａｔａ；

ｉｎｔ ｎ＿ｂｉｔｓ；

ｕｖｍｒｅｇ＿ｂｙｔｅ＿ｅｎ ｂｙｔｅ＿ｅｎ；

ｕｖｍ——ｓｔａｔｕｓ——ｅ ｓｔａｔｕｓ；

）ｕｖｍ＿ｒｅｇ＿ｂｕｓ＿＿ｏｐ

ｒｅｇ ｒ可以将寄存器模型传来的信息转换成
ｅｔｐａｄａ＿将以可也，息信的别识ＤＵＴ
够能
ＤＵＴ总线发出的信息转换成寄存器模型能够识别的信息。转换过程是通过转换器的

ｒｅ９２ｂｕｓ（）和ｂｕｓ２ｒｅｇ（）两个函数实现的。ｒｅ９２ｂｕｓ（）函数是将寄存器模型传来的
ｕｖｍｒｅｇ＿ｂｕｓ＿ｏｐ类型的对象转换成协议传输对象。ｂｕｓ２ｒｅｇ函数是将总线传输项转化为

４２

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寄存器级的对象。以前门访问读操作，读寄存器ｖｐｕ２＿ｃａｌ＿ｔｆｉｇ＿ｃｆｇ为例，参考模型组件
通过ｐ＿ｒｍ．ｖｐｕ２．ｖｐｕ２ ｃａｌ ｔｒｉｇ＿ｃｆｑ．ｒｅａｄ（ｓｔａｔｕｓ，ｖａｌｕｅ，ＩⅣＭ ＦＲＯＮＴＤＯｏＲ）调用寄存器模型
的读任务。
ｆｕｎｃｔｉｏｎ ｕｗ＿ｓｅｑｕｅｎｃｅ＿ｉｔｍ ｒｅ９２ｂｕｓ（ｃｏｎｓｔ ｒｅｆ ｕｗ ｒｅｇ—ｂｕｓ—ｏｐ ｒｗ）；

ｖｐｕ２一ｉｔｅｍ ｔｒ：
ｔｒ＝ｖｐｕ—ｉｔｅｍ：：ｔｙｐｅ＿ｉｄ：：ｃｒｅａｔｅ（”ｔｒ。）：
ｔｒ．ｒｅｇ ａｄｄｒ＝ｒｗ．ａｄｄｒ：
ｔｒ．ｎａｇ ａｎｄ＝（ｒｗ。ｋＬｎｄ—ＵＶＨ Ｍ｛ＺＴＥ）？、ＷＲＩＴＥ：’ＲＥＡＤ；

ｉｆ《ｔｒ．ｒｅｇ＿ｃｍｄ％‘ｔ舭ｒＴＥ）ｂｅｇｉｎ
ｔｒ．ｒｅｇ＿ｕｄａｔａ＝ｒｗ．ｄａｔａ；
ｅｎｄ
ｒｅｔｕｒｎ ｔｒ：

ｅｎｄｆｕｎｃｔｉｏｎ

ｆｕｎｃｔｉｏｎ ｖｏｉｄ ｂｕｓ２ｒｅｇ（ｕｖ＝＿ｓｅｑｕｅｎｃｅ＿ｉｔｅｍ ｂｕｓ ｉｔｅｍ．ｒｅｆ ｕⅧ一ｒｅｃｊ＿ｂｕｓ＿ｏｐ ｒｗ）：

ｖｐｕ２＿ｌｔｅｍ ｔ ｒ：

ｉｆ（！￥ｃａｓｔ（ｔｒ，ｂｕｓ １ｔｅｍ））ｂｅｇｉｎ
、ｕｖ＝ｆａｔａｔ（”ｖｐｕ２＿ａｄａｐｔｅｒ”．”Ｐｒｏｖｉｄｅｄ ｂｕｓ—ｉｔｅｍ ｉｓ ｎｏｔ ｏｆ ｔｈｅ ｃｏｒｒｅｃｔ ｔｙｐｅ・“）
ｒｅｔｕｒｎ；

ｅｎｄ

～．ｋｉｎｄ＝（ｔｒ．ｒｅｇ—ｃｍｄ一’ＷＲＩＴＥ）？ＵＶＲ＿慷ＩＴＥ：ＵＶＭ＿ＲＥＡＤ；
ｒｌｄ．ａｄｄｒ＝ｔｒ．ｒｅｇ＿ａｄｄｒ：
～．ｂｙｔｅ＿ｅｆｔ＝’ｈ３：
ｒｗ．ｄａｔａ＝（ｔｒ．ｒｅｇ＿ｃｍｄ一、ＲＥＡＤ）？ｔｒ．ｒｅｇ＿ｒｄａｔａ：ｔｒ．ｒｅｇ＿ｗｄａｔａ；
ｒｗ．ｓｔａｔｕｓ＝Ｕ、『Ｈ—ＩＳ—ＯＫ；

ｅｎｄｆｕｎｃｔｉｏｎ

图４—２２ ｒｅｇ＿ａｄａｐｔｅｒ设计代码

寄存器模型读写操作数据流如图４．２３所示，图４．２３的图（ａ）是读操作数据流，图
（ｂ）是写操作数据流。

（ａ）蕾Ｉｌ怍

图４．２３寄存器模型读写操作

４３

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本节将分析矢量加速器的功能覆盖率模型。功能覆盖率模型是通过ＳＶ语言编写，
使用覆盖组等来完成功能验证点的覆盖率建模。功能覆盖率模型完成后，在ＵＶＭ验证
平台中可以通过ｓａｍｐｌｅ函数触发覆盖组，功能覆盖是根据被击中的ｂｉｎ数量和ｂｉｎ总数
来衡量的，可以通过ＩＭＣ工具打开合并数据库的文件，可以看到总的覆盖率情况［６０１。
基于对设计功能的分析和前面提取的功能点，对矢量加速器建立功能覆盖率模型。
本文根据使用五个算子各自定义了一个ｃｏｖｅｒｇｒｏｕｐ，在ｉｎｔｅｒｆａｃｅ中收集覆盖率。例如
ｃｏｍｐａｒｅ算子计算的数据长度的覆盖点中，定义了最大数据长度、最小数据长度和中间
值。对于寄存器ｒｇ＿ｃｏｍｐ＿ｃａｌ＿ｌｅｎｓ考虑到运算资源和总体功能覆盖率，采用了最大值，
最小值和中间值的ｂｉｎｓ节省运算资源。因为输入输出有符号数据的功能点由多个寄存器
共同控制，需要同时覆盖多个覆盖点表示运行了该功能点，所以需要使用ＣＲＯＳＳ语句，

把各个独立的覆盖点进行联合，建立交叉覆盖点。其他算子情况类似，ｃｏｍｐａｒｅ算子覆
盖率模型代码如图４．２４所示。
ｃｏｖｅｒｇｒｏｕｐ ｃｏｌｐ ｃｏｙ＠（ｐｏｓｅｄｇｅ ｒｇ＿ｖｐｕ２＿ｃｏｒｅ—ｅｎ【Ｏ】）
ｏｐｔｉｏｎ．ｐｅｒ ｉｎｓｔａｎｃｅ＝ｌ：

ｌｅｎｓ：ｃｏｖｅｒｐｏｉｎｔ ｒｇ—ｃｏｑｏ＿ｃａｌ ｌｅｎｓ｛

ｂｉｎｓ ｍｉｎ＝｛’ｈｌ｝；

ｂｉｎｓ ｍａｘ＝｛。ｈ３ｆｆ｝；
ｂｉｎｓ ｏｔｈｅｒｓ＝｛【’ｈ２：‘ｈ３ｆｅ］ｌ：
＇
ｌｏｏｐ＿ｎｔｍ：ｃｏｖｅｒｐｏｉｎｔ ｒｇ＿ｃｏｍ＿ｌｏｏｐ＿ｎｕｍ｛
ｂｉｎｓ ｏｎｅ＿ｄｉｓｓ９＝｛‘ｈｅ｝；

ｂｉｎｓ ｏｎｅ＿ｄｉｓｓｌ＝ｔ’ｈｌ｝；
ｂｉｎｓ ｔｗｏ＿ｄｉｓｓ＝｛‘ｈ２：。ｈ３ｅ｝：
ｂｉｎｓ ｔｗｏ＿ｄｉｓｓ＿ｍａｘ＝｛‘ｈ３ｆ｝：
）
ｒｄｍａｌ．．ｓｉｚｅ：ｃｏｖｅｒｐｏｉｎｔ ｒｇ ｒｄ＝ａｌ ｄａｔａ．。ｓｉｚｅ｛
ｂｉｎｓ ｂｙ＿ｒｅ＝ｔ‘ｈｅ｝；
ｂｉｎｓ ｈａｌｆｗｏｒｄ＝｛。ｈｌ｝；

ｂｉｎｓ啪ｒｄ＝ｔ‘ｈ２｝；
）
ｓｉｇｎｅｄ＿ｄａｔａ：ｃｏｖｅｒｐｏｉｎｔ ｎｊ＿ｒａｒａｌ ｓｉｇｎｅｄ｛
ｂｉｎｓ ｓｉｇｎ＝ｎ｝；

ｂｉｎｓ ｕｎｓｉｇｎ；伯）；
＇
ｗｄｍａｌ—．ｓｉｚｅ：ｃｏｖｅｒｐｏｉｎｔ ｒｇ ｗｄ糙ｌ—．ｄａｔａ＿ｓｉｚｅ｛
ｂｉｎｓ ｂｙ—ｔｅ：ｔ‘ｈｅ｝：
ｂｉｎｓ ｈａｌｆｗｏｒｄ＝｛‘ｈｌ｝；
ｂｉｎｓ啪ｒｄ＝ｆ‘ｈ２｝；
）
ｃｏｍｐ＿ｄａｔａ＿ｃｒｏｓｓ：ｃｒｏｓｓ ｒｄ帕１＿ｓｉｚｅ，ｓｉｇｎｅｄ＿ｄａｔａ。ｗｄｍｌ—ｓｉｚｅ；
ｅｎｄｇｒｏｕｐ

图４．２４ ｃｏｍｐａｒｅ算子覆盖率模型代码

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高性能硬件矢量加速器模块验证平台的验证目录结构层次如图５．１所示。这样严格
的按照如下目录进行验证平台目录的划分是为了方便以后的项目维护和管理版本迭代，
以及验证平台的复用。根目录为ｐｒｏｊｅｃｔ项目名称，下一级目录分别为设计代码目录，验
证目录以及后仿等其他人员负责的目录。再下一级目录为ＵＶＭ验证组件代码等。矢量
加速器验证平台目录结构如图５．１所示。

图５－１矢量加速器验证目录

验证平台使用ＣＶＳ进行版本的控制和管理。设计人员通过ＣＶＳ工具很清楚直观了
解到代码的迭代情况，验证人员也能通过ＣＶＳ工具了解到代码的修改历史和不同版本
中设计代码的变化情况。对于多人同时开发一个大型的项目，ＣＶＳ方便对源代码和版本
的维护。ＣＶＳ把文件保存到仓库，开发人员可以从任意版本回溯到初始版本，节省大量
存储空间。

测试矢量加速器设计在不同场景下的结果，编写各种ｃａｓｅ，通过输入
＋ＵＶＭ＿ＴＥＳＴＮＡＭＥ－－ｔｅｓｔ＿ｓｉｇｎ＿ｃｏｍｐａｒｅ命令来启动ｃｏｍｐａｒｅ算子的测试用例，想要启动
其他测试用例，可以将ｔｅｓｔ＿ｓｉｇｎ＿ｃｏｍｐａｒｅ替换。ＥＤＡ仿真器会从顶层开始执行，即ｔｏｐ．ＳＶ
文件开始运行，当运行到ｒｕｎ—ｔｅｓｔ后，就会启动基于ＵＶＭ的矢量加速器的验证平刨６１】。
该验证平台会按照前面输入的命令，将ｔｅｓｔ＿ｓｉｇｎ＿ｃｏｍｐａｒｅ实例化。当ｔｅｓｔ＿ｓｉｇｎ＿ｃｏｍｐａｒｅ

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被实例化以后，自动运行ｔｅｓｔ＿ｓｉｇｎ＿ｃｏｍｐａｒｅ中的ｂｕｉｌｄ＿＿ｐｈａｓｅ，建立ｖｐｕ２＿ｅｎｖ环境组件。
当ｔｅｓｔ＿ｓｉｇｎ＿ｃｏｍｐａｒｅ中的ｂｕｉｌｄ＿＿ｐｈａｓｅ运行完成后，会自动运行ｖｐｕ２＿ｅｎｖ环境组件中的
ｂｕｉｌｄ＿ｐｈａｓｅ，各个成员变量也会被创建。验证平台就这样自上而下的运行所有组件中的
ｂｕｉｌｄ＿ｐｈａｓｅ。ＵＶＭ树形结构就是通过这种方式建立起来。ＵＶＭ验证平台的执行流程如
图５．２所示。

ＴＯＰ

上
ｒｕｎ＿ｔ笛ｔＯ

上
启动验证平台

上
根据ｕＶＭ．ＪＥＳＴＮＡＭＥ
产生对应∞∞实例

山
依汐彤珩∞ｓｅ及其同西翘窭量的
ｂｕｉｌｄ ｐｈａｓｅ，形成完整的Ｕ、，Ｍ
树状图

山
颓序抽彳亍ＵⅥ幢难｝个节点的
ｃｏｎｎｅｃｔ＿ｐｈａｓｅ，ｍａｉｎ＿ｐｈａｓｅ
等直至执行完所有ｐｈａ∞

０
仿真结束

图５－２验证平台执行流程图

本文搭建的矢量加速器验证环境需要在ｌｉｎｕｘ系统中运行，ｌｉｎｕｘ版本是红帽企业版
本６．８。通过ｐｅｒｌ脚本调用ｍａｋｅｆｉｌｅ脚本去运行控制Ｃａｄｅｎｃｅ公司提供的ＸＣＥＬＩＵＭｌ９０９
仿真工具，ｐｅｒｌ脚本和ｍａｋｅｆｉｌｅ脚本相互配合能够自动化运行所有编写的ｃａｓｅ，并且调
动ＩＭＣ工具，查看覆盖率报告。自动化运行所有测试用例需要将编写的测试用例名放

入到ｐｅｒｌ脚本指定目录的ＳＶ ｌｉｓｔ￥ＵＳＥＲ文件中。Ｍａｋｅｆｉｌｅ脚本中包含了使用ｘ．ｖａｎ验证
所用的命令。Ｘｒｕｎ的运行过程可以看作两个过程，包括编译过程和仿真。编译完成会
生成．ｆｓｄｂ文件，可以使用ｖｅｒｄｉ．Ｒ．２０２０．１２．ＳＰｌ查看波形，使用ＩＭＣ工具进行覆盖率收

集与查看。图５．３为ｐｅｒｌ脚本核心代码。

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幸！／ｂｉｎ／ｂａｓｈ

ＰＲ０３ＥＣＴ＝”ｖｐｕ２一ｉｐ”
ＴＢ ＤＩＲ＝”／ｅｘｔｔｈｏｍｅ／￥ＵＳＥＲ／￥ＰＲＯＪＥＣＴ／ｖｅｒｉｆｉｃａｔｉｏｎ”
ｗｈｉｌｅ ｒｅａｄ ｌｉｎｅ
ｄｏ

ｉｆ【ｆ”￥１ｉｎｅ“＝一““群”Ｉ Ｉ”￥Ｕｎｅ。＝，一‘￥】】：ｔｈｅｎ
ｃｏｎｔｉｎｕｅ
ｅｌｓｅ

ｓｖ＿ｃａｓｅ＝Ｓ｛ｌｉｎｅ锦＼．＋】．
ｇｎｏｍｅ－ｔｅｒｍｉｎａｌ－Ｘ ｂａｓｈ・Ｃ。ｍａｋｅ Ｆｕｎ ｃａｓｅ＝￥ｓｖ—ｃａｓｅ；ｒｅａｄ”
ｆｉ

ｄｏｎｅ＜ＳＴＢ ＤＩＲ／ｔｅｓｔｃａｓｅ／ｓｖ ｃａｓｅ／ｓｖ ｌｉｓｔ￥ＵＳＥＲ

图５．３ ｐｅｄ部分核心代码

Ｐｅｒｌ脚本调用ｍａｋｅｆｉｌｅ脚本进行仿真验证，使得验证流程更加自动化。Ｍａｋｅｆｉｌｅ脚
本部分代码如图５－４所示。
ｒｕｎ：

舯ｋｄｉｒ－Ｐ￥（ＷＯＲＫ ＤＩＲ）／￥（ｃａｓｅ）
旺ｐ・ｒｆ．／ｍａｋｅｆｉｌｅ￥（ＷＯＲＫ＿ＤＩＲ）／￥（ｃａｓｅ）
＠ｃｐ－ｒｆ．／ｍａｋｅｆｉｌｅ￥（ＷＯＲＫ＿ＤＩＲ）
畦ｄ￥（ＷＯＲＫ＿ＤＩＲ）／￥（ｃａｓｅ）驰ｍａｋｅ ｒｕｎ—ＣＯＹ

＠ｃｄ￥（ＷＯＲＫ ＯＩＲ）＆＆ｍａｋｅ ｉｍｃ

ｒｕｎ—ｃｏｙ：

ｘｒｕｎ－ＵＶＩｌｌ．ＳＶ，ｍｅｓｓ．ｔＪ∞ｅｓｃａｌｅ ｌｎｓ／ｌｎｓ＋ｘｍｏｖｅｒｒｉｄｅ ｔＪＪａｅｓｃａｌｅ．ｆ￥｛ＴＢ ＤＩＲ）Ｉｄｕｖ／ｌｉｓｔ．ｆ＼

一￥（ｋ旧ＲＫ ＯＩＲ）／ｘｒｕｎ—ｌｏｇ／￥（ｃａｓｅｌ．１０９・ｃｏｖｅｒａｇｅ ａｌｌ・ｃｏｗｏｒｋｄｉｒ“ＷＯＲＫ＿ＯＩＲ｝／ｃｏｙ—ｗｏｒｋ＼

ｒａｎｄｏｍ
・ｃｏｖｔｅｓｔ￥｛ｃａｓｅ｝一￥｛ＳＥＥＤ｝－ｃｏｖｏｖｅｒｗｒｉｔｅ－ｕｖｍ＋ＵＶＭ ＴＥＳｌｇＡｔＥ＝￥｛ｃａｓｅ｝・ａｃｃｅｓｓ・Ｉｉｎｅｄｅｂｕｇ・ｓｖｓｅｅｄ

ｖｅｒｄｉ：

ｖｅｒｄｉ｜
＋ｖ２ｋ＼

．ｓｖｅｒｉｌｏｇ ｔ
“，ｖＨ ＴＥＳｌＭ睚＝“ｃａｓｅ）＼
．ｇｕｉ－＝ｖｅｒｄｉ｜

＋ｕｖｎ哪Ｉ。ＴＲＡＣＥ＝”ＵＶＭ
“，州ＴＲ
ＡＷＡＲＥ＋ＲＴＬ＋ＭＩＥＲ＋ＣＯＭＰＷＡＲＥ。＼
ＲＥＣＯ凹＼
・ｎｏｌｏｇｏ＼
．ｆ ｌｉｓｔ．ｆ＼ ．

－ｓｓｆ ｔｏｐ．ｆｓｄｂ＆

ｉｍｃ：

ｉｍｃ－ｅｘｅｃｃｍｄ’ｍｅｒｇｅ￥｛ＷＯＲＫ＿ＤＩＲ｝／ｃｏｖ＿ｗｏｒｋ／ｓｃｏｐｅ／ｔｅｓｔ—ｓｉｇｎ＿’・ｏｖｅｒｗｒｉｔｅ—ｏｕｔ ＴＢ—ＡＬＬ”

图５－４ ｍａｋｅｆｉｌｅ脚本部分代码

５．４测试用例

为了充分验证矢量加速器设计满足功能需求，需要根据之前提取的验证功能点，编
写测试用例。通过测试用例产生激励，经过ＵＶＭ验证平台的ｓｃｏｒｅｂｏａｒｄ组件的比较结

果，检验矢量加速器设计是否符合标准。测试用例的编写一般在ｓｅｑｕｅｎｃｅ中完成，跑完
测试用例后，分析仿真结果的ｌｏｇ文件和ｆｓｄｂ格式的波形文件去确认结果是否符合预期。
下面将会对测试用例进行分析。

５．４．１冒烟测试

基于ＵＶＭ的矢量加速器验证平台搭建完成后，为了测试所搭建的验证平台是否能

４７

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够对矢量加速器设计进行正确测试，需要编写冒烟测试。冒烟测试对验证平台各个组件
的功能进行测试，检查是否能够正常运行，参考模型功能是否与实际功能相匹配，验证
平台是否能够功能是否正确，确定矢量加速器的接口是否能够正常工作等。冒烟测试的

测试用例名称为ｔｅｓｔ—ｓｍｏｋｅ。将各个算子的寄存器配置，都会配置一遍，进行冒烟测试，
通过仿真结果确定验证平台能够正常运行。仿真波形图如图５．５所示。

图５—５冒烟测试波形图

５．４．２矢量加速器寄存器测试

对寄存器的测试是验证环节中至关重要的一环，寄存器类型和功能是否正确直接决
定了整个矢量加速器设计是否能够正常工作。确保寄存器默认值正确和读写操作成功，

为后续测试矢量加速器其他功能点对寄存器的操作提供保障。测试用例名称为ｔｅｓｔ＿ｒｅｇ，
使用寄存器模型的前门和后门访问结合的方式检查寄存器的复位值和寄存器的类型是
否正确。在第４章已经设计好寄存器模型，寄存器模型里存放好设计中各个寄存器的复
位值。图５－６所示为寄存器测试用例部分代码。
ｅｘｘＨ ｖｏｊ…ｅｑ；‘一”
ｒｅｇ’【】ｒｅａｄ‘１ｒ＿． ａｃ：ｕａｌ ｖａｌ ｕｅ ｊ、”１咐。ｒ ｒ州Ｊ’

…‘ｒＯ ｑｅｔ：ＹｐｅⅢ
ｔ．
：，。．。、一一”：

’‘ｆ＇ｒｍａＩ。ｒ、’’Ｊ… Ｊ¨ｉ
ｕ¨㈣
ｈ¨． ＋ｉ’ ｒｆ ｆ－ ‘Ｔ，Ｌ
］『７，‘、 Ｐ。

‘～’一ｄ—ｉ『ｅ０５ １ ｇ“ｆ ｕ【Ｉ『ｗ∞Ｐｓ ａ”ｔ ｔ

ｒ＋㈨（ｔ ＹｏＩ”ａ：ｔ ｖａｌ¨‘： ｕｄｌ

ｕ…ｒ Ｆｏ
ｇｅｌ ｔｙＰｅ『ａｍ
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Ｊ¨Ｉ ’ｒｊ ｒ・－ｔ’ Ｊ， ｛１ Ｊ１

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１’‘・【， ’・・’ 【Ｊ－ ～Ｉ

９ｅ’ｆｕｌｌ’一 ｆ
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ｒＰ０５ 帅Ｐｓ ｄ口々ｔ ａ（ｔ ｕｄｌ ｖａｌ ｕｅ ｅ，卵（：ｖａｌ。ｅ

１１一’㈣ｃｔ ｖｄＩ¨ａ Ｊａｌ～３【“ｒ。『 ｃｔ

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【『ｖｆｒ二ｎｆｏ，Ｐｔ

Ｅ‘’～ｊｔ‘ 二：Ｊ一 １－“‘ Ｊ¨ｌ ＂

ｑｅｔ，ｕｔｔ…
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’“ｎ ２弘１驴１＇ｕＨ‘州 铀｝’ｄ ａ（￡ｕａＩ ｖａＩ ｕｅ Ｅ１畔（’ｖａＬ曲 ～。－

图５－６寄存器测试用例部分代码

当对寄存器的复位值进行验证时，测试用例首先给矢量加速器设计发送复位信号，

让各个设计内的寄存器恢复到默认值，然后通过ｒｅｇｓ［ｉ］．ｇｅｔ（）得到ｆｉｅｌｄ的期望值并保存
到ｅｘｐｅｃｔ＿ｖａｌｕｅ中，通过前门访问操作ｒｅａｄ读取矢量加速器设计中寄存器当前的实际值，
保存到ａｃｔｕａｌ—ｖａｌｕｅ，再使用ｉｆ语句判断前门访问操作是否成功，成功后再去判断期望
值与实际值是否一样，根据结果，打印不同的报告，全部通过会打印“ｐａｓｓ”。

４８

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对于寄存器的读写检查，测试用例会通过前门访问操作向矢量加速器设计写
０ｘｆｆｆｆ觥，然后再读取矢量加速器设计中寄存器的值，并与０ｘｆｆｆｆ ｆｆｆｆ比较，判断是否
写入成功。因为本设计的寄存器有可读可写的ＲＷ类型寄存器，也有只读的ＲＯ类型寄
存器。只读寄存器不在此测试范围内，在别的测试点功能测试时会进行覆盖。对寄存器
写入０ｘ筒ｆｆｆｆ后，再依次ＯｘＯ、０ｘａａａａ ａａａａ、０ｘ５５５５ ５５５５，检测步骤类似。图５．７所
示为ｔｅｓｔ ｒｅｇ测试序列部分波形图。
卜§■：土
Ｉ＊曼■：：¨
ｌ一量置：’；．珊。：：ｃｊ
ｌ一匣置：宅ｒ：
ｌ一巨皇：÷；』！：Ｌ
Ｉ．匠暑？！¨：，。％：：
Ｉ・匿置踟一：☆Ｉｉ＇－＂ｆｊ
卜暖置ｒｅ：＿ｚ－ｄ
Ｌ巨■：。Ｌ陆ｕｍ ｃ】

图５－７ ｔｅｓｔ＿ｒｅｇ测试部分波形

５．４．３均值算子测试

均值算子测试用例里包含了以下几个测试方面：

１．对均值算子的基本功能进行验证，将寄存器ｒｇ ｒｄｍａｌ ｄａｔａ ｓｉｚｅ进行遍历，遍历

值为０、１和２，对应输入的数据为８位、１６位和３２位：将寄存器ｒｇ ｒｄｍａｌ ｓｉｇｎｅｄ进

行遍历，设置输入数据有符号和无符号；对输入数据进行设置，设置输入的数据最大值、
最小值和中间值；配置寄存器ｒｇ ｗｄｍａｌ ｄａｔａ ｓｉｚｅ进行遍历，对输出结果位数进行控制。

对均值寄存器ｒｇ＿ａｖｇ＿ｃａｌ＿ｍｏｄｅ进行遍历，控制均值算子的求和与均值计算；对均值寄
存器ｒｇ＿ｒｉｇｈｔ＿ｓｈｉｆｔ＿ｂｉｔｓ进行遍历；对寄存器ｒｇ＿ａｖｇ＿ｃａｌ—ｌｅｎｓ和ｒｇ＿ａｖｇ＿ｌｏｏｐ＿ｎｕｍ按照输
入的数据设置最大值、最小值和中间值；对ｒｇ ｅｒ ｏｔｓ．置配
ｒｅｍａｉｎｄｅｒ 遍历
ｅｎ 当 。和
０ １

好后，启动均值算子运算，给寄存器均值算子使能位赋值为１，其他算子使能位赋值为

Ｏ；寄存器ｒｇ＿ｗｏｒｋ＿ｓｔａｔｕｓ＿ｆｌａｇ确认运算完成和溢出的情况。矢量加速器均值算子计算结
果和参考模型计算结果一致。
２．对均值算子的ｃａｓｅ进行重复多次，均值算子运算完成后，将寄存器算子时钟门控

ｒｇ＿ｈｗ＿ｇａｔｅ—ｃａｌ—ｃｌｋ—ｅｎ、ｄｍａ时钟门控和标志位清除寄存器进行软件清零。再次运行下
一次计算。

３．对均值算子溢出标志进行验证。输入的数据源能产生累加结果发生溢出，在加法
器的结果绝对值超过了０ｘＦＦ ＦＦＦＦ ＦＦＦＦ时，加法溢出标志位ａｄｄ ｏｖｆ ｆｌａｇ置ｌ。对于
结果有效数据位宽大于ｗｄｍａ寄存器配置的位宽时，数据溢出标志置１。
４．对ｒｄｍａｌ、ｒｍｄａ２、ｗｄｍａ的仲裁验证，均值算子的基本功能验证的仲裁模式为轮

询：在对寄存器ｒｇ ａｒｂｔ ｓｃｈｅｍｅ ｓｅｌｅｃｔ赋值为１，进行优先级模式，对ｒｇ ｒｄｍａｌ ｏｓｔ ｌｉｍｉｔ

遍历０到７。

５．对均值算子的特定值进行覆盖和随机值压测，随机生成输入数据和输入数据长度，

４９

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测试２００００次。

均值算子测试的部分波形如图５．８所示。

图５—８均值算于＝）！Ｊ｜０试波形图

５．４．４极值算子测试

极值算子测试用例里包含了以下几个测试方面：
１．对极值算子的基本功能进行验证。输入合法值能够得到正确的极值算子结果。将

寄存器ｒｇｒｄｍａｌ＿ｄａｔａ＿ｓｉｚｅ、ｒｇｒｄｍａｌ—ｓｉｇｎｅｄ和ｒｇ＿ｗｄｍａｌ＿ｄａｔａ＿ｓｉｚｅ进行遍历。对极值
寄存器ｒｇ＿ｃｏｍｐ＿ｃａｌ＿ｌｅｎｓ和ｒｇ＿ｃｏｍｐ＿ｌｏｏｐ＿ｎｕｍ设置最大值、最小值和中间值：当配置
好后，启动极值算子运算，给寄存器极值算子使能位赋值为１，其他算子使能位赋值为

０；寄存器ｒｇ ｗｏｒｋ ｓｔａｔｕｓ ｆｌａｇ确认极值算子运算完成和溢出的情况。

２．对极值算子进行重复运行，每次极值算子运算完成后，将寄存器算子时钟门控、
ｄｍａ时钟门控和标志位清除寄存器进行软件清零。再次运行下一次极值算子运算。
３．对极值算子溢出标志进行验证。对于结果有效数据位宽大于ｗｄｍａ寄存器配置的
位宽时，数据溢出标志置１。
４．极值算子场景中对内存读取模块和内存写入模块的仲裁验证，极值算子的基本功
能验证的仲裁模式为轮询；在对寄存器ｒｇ ａｒｂｔ ｓｃｈｅｍｅ ｓｅｌｅｃｔ赋值为ｌ，进行优先级模

式，对ｒｇ ｒｄｍａｌ ｏｓｔ ｌｉｍｉｔ遍历０到７。

５．对极值算子的特定值进行覆盖和随机值压测。设置极大值和极小值分别为负数、０
和正数的场景。随机生成输入数据和输入数据长度，测试２００００次。
极值算子的部分波形如图５－９所示。

５０

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图５－９极值算子测试波形图

５．４．５ Ｃｏｐｙ算子测试

Ｃｏｐｙ算子测试用例里包含了以下几个测试方面：
１．对ｃｏｐｙ算子的基本功能进行验证。将寄存器ｒｇ＿ｒｄｍａｌ＿ｄａｔａ＿ｓｉｚｅ、ｒｇ＿ｒｄｍａｌ＿ｓｉｇｎｅｄ
和ｒｇ ｗｄｍａｌ ｄａｔａ ｓｉｚｅ进行遍历。对ｃｏｐｙ寄存器输入数据的长度设置最大值、最小值
和中间值；当配置好后，启动ｃｏｐｙ算子运算，给寄存器ｃｏｐｙ算子使能位赋值为ｌ，其
他算子使能位赋值为０；寄存器ｒｇ＿ｗｏｒｋ＿ｓｔａｔｕｓ＿ｆｌａｇ确认极值算子运算完成和溢出的情
况。

２．对ｃｏｐｙ算子进行重复运行，每次ｃｏｐｙ算子运算完成后，将寄存器算子时钟门控、
ｄｍａ时钟门控和标志位清除寄存器进行软件清零。再次运行下一次ｃｏｐｙ算子运算。
３．对ｃｏｐｙ算子溢出标志进行验证。对于结果有效数据位宽大于ｗｄｍａ寄存器配置的
位宽时，数据溢出标志置ｌ。

４．ｃｏｐｙ算子场景中对内存读取模块和内存写入模块的仲裁验证，ｃｏｐｙ算子的基本功
能验证的仲裁模式为轮询；在对寄存器ｒｇ ｔｂｒｓｃｈｅｍｅ
ａ．模级先优行ｓｅｌｅｃｔ
进，１为值赋
式，对ｒｇ ｒｄｍａｌ ｏｓｔ ｌｉｍｉｔ遍历０到７。

５．对ｃｏｐｙ算子进行特定值和随机值压测，特定值例如为０、Ｏｘｆｆｆｆ ｆｆｆｆ，０ｘ５５５５ ５５５５、

Ｏｘａａａａ ａａａａ等，随机生成输入数据和输入数据长度，压测２００００次。

Ｃｏｐｙ算子仿真波形的部分波形如图５．１０所示。

５ｌ

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图５—１０ ｃｏｐｙ算子测试波形图

５．４．６ Ｌｉｓｔ算子测试

Ｌｉｓｔ算子测试用例里包含了以下几个测试方面：

１．对ｌｉｓｔ算子的基本功能进行验证。将寄存器ｒｇ＿ｒｄｍａｌ＿ｄａｔａ＿ｓｉｚｅ、ｒｇ＿ｒｄｍａｌ＿ｓｉｇｎｅｄ
和ｒｇ ｌｄａｔａ
ａｍｄｓｉｚｅ
ｗ． 进行遍历；对
和值小最 寄存器
ｌｉｓｔ 、 值大 最ｃａｌ
ｒｇ＿ｌｉｓｔ 置ｌｅｎｓ
设
中间值；对寄存器ｒｇ ｌｉｓｔ ｍｏｄｅ进行遍历。当配置好后，启动ｌｉｓｔ算子运算，给寄存器

ｌｉｓｔ算子使能位置为１，其他算子使能位赋值为０；寄存器ｒｇ＿ｗｏｒｋ＿ｓｔａｔｕｓ—ｆｌａｇ确认极值
算子运算完成和溢出的情况。
２．对ｌｉｓｔ算子进行重复运行，每次ｌｉｓｔ算子运算完成后，将寄存器算子时钟门控、ｄｍａ
时钟门控、标志位清除寄存器进行软件清零。再次运行下一次ｌｉｓｔ算子运算。
３．对ｌｉｓｔ算子溢出标志进行验证。对于结果有效数据位宽大于ｗｄｍａ寄存器配置的
位宽时，数据溢出标志置１。
４．１ｉｓｔ算子场景中对内存读取模块和内存写入模块的仲裁验证，ｌｉｓｔ算子的基本功能

验证的仲裁模式为轮询，ｒｇ＿ｒｄｍａｌ ｏｓｔ ｌｉｍｉｔ固定为７；在对寄存器ｒｇ＿ａｒｂｔ＿ｓｃｈｅｍｅｓｅｌｅｃｔ

赋值为１，进行优先级模式，对ｒｇ ｒｄｍａｌ ｏｓｔ ｌｉｍｉｔ遍历０到７。
５．对ｌｉｓｔ算子的特定值进行覆盖和随机值压测。随机生成输入数据和输入数据长度，
测试２００００次。

Ｌｉｓｔ算子的部分波形如图５．１ｌ所示。

５２

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图５—１１ ｌｉｓｔ算子钡０试波形幽

５．４．７ Ｓｕｂｔｒａｃｔｉｏｎ算子测试

ｓｕｂｔｒａｃｔｉｏｎ算子测试用例里包含了以下几个测试方面：

１．对ｓｕｂｔｒａｃｔｉｏｎ算子的基本功能进行验证。将寄存器ｒｇ ｒｄｍａｌ ｄａｔａ ｓｉｚｅ、

ｒｇ＿ｒｄｍａｌ—ｓｉｇｎｅｄ和ｒｇ＿ｗｄｍａｌ＿ｄａｔａ＿ｓｉｚｅ进行遍历；对ｓｕｂｔｒａｃｔｉｏｎ算子寄存器
ｒｇ ｔｂｕｓ．ｃａｌ
ｇｒ器存寄对；值间中和值ｌｅｎｓ
小最、值大最度长据数入输置设 ｖ２ ｃｏｎｓｔ ｅｎ

遍历，ｒｇ ｖ２ ｃｏｎｓｔ ｅｎ为ｌ时，ｖ２为固定值，通过配置寄存器ｒｇ ｖ２ ｃｏｎｓｔ ｄａｔａ设置Ｖ２

的数据为最大值、最小值和中间值。当配置好后，启动ｓｕｂｔｒａｃｔｉｏｎ算子运算，给寄存器

ｓｕｂｔｒａｃｔｉｏｎ算子使能位置为１，其他算子使能位赋值为０；寄存器ｒｇ ｗｏｒｋ ｓｔａｔｕｓ ｆｌａｇ确

认极值算子运算完成和溢出的情况。
２．对ｓｕｂｔｒａｃｔｉｏｎ算子进行重复运行，每次ｓｕｂｔｒａｃｔｉｏｎ算子运算完成后，将寄存器算
子时钟门控、ｄｍａ时钟门控和标志位清除寄存器进行软件清零。再次运行下一次
ｓｕｂｔｒａｃｔｉｏｎ算子运算。
３．对ｓｕｂｔｒａｃｔｉｏｎ算子溢出标志进行验证。对于结果有效数据位宽大于ｗｄｍａ寄存器
配置的位宽时，数据溢出标志置１。
４．ｓｕｂｔｒａｃｔｉｏｎ算子场景中对内存读取模块和内存写入模块的仲裁验证，ｓｕｂｔｒａｃｔｉｏｎ算

子的基本功能验证的仲裁模式为轮询，ｒｇ ｒｄｍａｌ ｏｓｔ ｌｉｍｉｔ固定为７；在对寄存器

ｒｇ ｓｃｈｅｍｅ
ｔ ｂｓｅｌｅｃｔ
ｒａ 赋值为ｌ，进行优先级模式，对
＿。７到ｒｇ＿ｒｄｍａｌ ｏｓｔ ｌｉｍｉｔ
历遍 ０

５．对ｓｕｂｔｒａｃｔｉｏｎ算子的特定值进行覆盖和随机值压测。随机生成输入数据和输入数
据长度，测试２００００次。
ｓｕｂｔｒａｃｔｉｏｎ算子的部分波形如图５．１２所示。

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图５．１ ２ ｓｕｂｔｒａｃｔｉｏｎ算子测试波形图

５．４．８异常测试用倒

在对模块进行验证时，除了测试矢量加速器的功能测试外，还可以测试异常情况下
的场景。对于突发情况或者异常状况下，矢量加速器是否还能从异常状态恢复到正常工
作状态，继续完成算子任务。本矢量加速器验证的异常测试用例代码里有两种场景：一
是算子运算过程中，突然关掉对应算子的使能，再重新使能后能否正常工作；二是算子
计算过程中，矢量加速器突然复位，复位结束后，是否能够重新启动正常工作。异常测
试用例的仿真波形部分波形如图５—１３所示，图５．１３中复位信号ｒｂ ｒｓｔｎ在算子运算过程
中，突然发生复位操作，复位后，矢量加速器能够重新启动，并且能够继续进行工作。

图５—１３异常测试用例波形图

５．５覆盖率分析

设计的复杂性使得受约束的随机测试方式是进行全面验证的唯一有效途径，前面已

５４

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经进行了大量随机测试和定向测试，还需要使用覆盖率来度量验证进行的程度。功能覆
盖率和代码覆盖率量化了验证工作的进度，也能够更加形象的说明验证的完备性，通过
它可以让人确定验证是否达到要求。本设计的验证目标是代码覆盖率需要９０％以上，功
能覆盖率需要１００％。

代码覆盖率分析：代码覆盖率可以通过工具１ＭＣ打开查看，在ｍａｋｅｆｉｌｅ脚本中加

入一ｃｏｖｅｒａｇｅ ａｌｌ选项收集覆盖率，一ｃｏｖｗｏｒｋｄｉｒ ＣＯＶ ｗｏｒｋ指定收集覆盖率文件放入哪个目

录中。

蚓５－１４分析前的代码覆盖率

由图５．１４可以看到矢量加速器模块的代码覆盖率，其中总的Ｃｏｄｅ覆盖率为９５．７５％，

Ｂｌｏｃｋ覆盖率为９７．２１％，Ｅｘｐｒｅｓｓｉｏｎ覆盖率为９６．９４％，Ｔｏｇｇｌｅ覆盖率９３．５８％，ＦＳＭ覆
盖率为９９．７５％。可以进一步分析代码覆盖率报告中没有被覆盖到的部分，提高代码整
体覆盖率。一般来说，有两种情况可以较为显著提高代码覆盖率：第一种情况是由于测
试激励没有遍历完所有的测试点，或测试点并不完善，有些功能或者情况没有考虑到，
这是真实的覆盖率漏洞，通过观察未覆盖的代码部分，可以通过对现有的测试用例进行
修改，增加激励，或者添加新的测试用例产生激励；第二种情况有些信号固定为０或者
ｌ，会导致翻转覆盖率覆盖不全，有些信号并未使用等。
对未覆盖的代码覆盖率进行分析，查看未覆盖的代码部分，经过分析，主要有如下
一些原因：

１．设计功能代码冗余，后期去掉一些功能，相关代码依然保留。
２．ｃａｓｅ语句分支已经考虑所有情况，ｄｅｆａｕｌｔ语句没有得到执行。
３．寄存器的保留位。

４．寄存器可能只有特定的几种数值的变化，并没有所用位都进行了翻转。
５．端口信号只使用了特定的位宽。例如输入地址控制端口只是用１０ｂｉｔｓ位宽，高２２
位并没有使用。

经过对未覆盖的代码分析后，确定不是因为测试点不全的问题，对冗余的代码通过
ＩＭＣ工具的ｅｘｃｌｕｄｅ功能进行忽略，可以得到代码覆盖率为１００％，如图５．１５所示。

５５

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图５．１５分析后的代码覆盖率

功能覆盖率分析：前面已经对矢量加速器的功能覆盖率进行介绍，仿真过程中，ＬＭＣ
仿真统计工具会收集覆盖率，如图５－１６所示，所有的功能组覆盖率均达到１００％，所有
功能覆盖点被全部覆盖到。

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图５．１６功能覆盖率

结合代码覆盖率和功能覆盖率，此次验证测试完全达到了验证的预期目标，可以认
定高性能硬件矢量加速器验证是完备的。

５６

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结 论

本论文基于实际项目的需求，针对使用频率较高的几个矢量运算算子，进行了相关
算子硬件化加速的深入研究，并且围绕着高性能矢量加速器的硬件实现和基于ＵＶＭ的
验证方法学对所设计的高性能硬件矢量加速器进行详细描述。主要工作内容如下：
１．对硬件加速和ＵＶＭ验证方法学进行分析，研究了高级高性能总线和ＩＣＢ总线，
为后面高性能硬件矢量加速器的实现和ＵＶＭ验证提供了理论基础。

２．研究高性能硬件矢量加速器的功能特性，设计出矢量加速器的整体设计框图，完
成矢量加速器内部各个模块设计，包括内存读取模块、内存写入模块、仲裁处理模块、
硬件加速单元模块、操作数缓冲模块、数据格式转换模块、接收数缓冲模块和寄存器模
块的设计，并对其内部信号、接口连接等做出了详细说明。
３．高性能硬件矢量加速器的内存读取模块和内存写入模块可以支持８位、１６位、３２

位数据从ｍｅｍｏ巧中高速读取和写入，也支持有符号数据和无符号数据的读取和写入，
同时支持数据ｂｉｇ ｅｎｄｉａｎ和ｌｉｔｔｌｅ ｅｎｄｉａｎ的读取和存放。
４．高性能硬件矢量加速器主要对ｃｏｍｐａｒｅ算子、ａｖｅｒａｇｅ算子、ｌｉｓｔ算子、ｓｕｂｔｒａｃｔｉｏｎ
算子、ｃｏｐｙ算子实现了硬件化，基本运算单元比如加法、减法、除法、移位等可以被这
些算子共同使用，并且留下接口扩展，为以后需要添加新的算子和基本运算提供方便。
对这些算子的运算进行硬件加速，可以缩短微处理器运算这些算子所涉及的算法完成时
间。通过矢量硬件加速的功能扩展来提高系统刷新率，弥补ＭＣＵ运算能力的不足，并
且可以缩短整个系统完成矢量算子运算所需要的时间。
５．利用了ＵＶＭ验证方法学的原理，基于矢量加速器设计，编写验证方案和提取验
证功能点，设计ＵＶＭ平台中各个组件，包括参考模型组件、ｓｃｏｒｅｂｏａｒｄ组件、寄存器

模型等，利用ｐｈａｓｅ机制、ｃｏｎｆｉｇ ｄｂ机制、工厂机制和ＴＬＭ机制等完成组件间的连接
通信，共同构建了ＵＶＭ验证平台，此ＵＶＭ验证平台具有很好地自动化比对，对设计
的验证高效便捷，也具有很好的可重用性，可以验证其他项目时，减少验证人员搭建
ＩⅣＭ验证平台的时间。

６．详细描述验证平台目录和ＵＶＭ验证执行流程，并且说明了验证环境，编写ｐｅｒｌ
脚本和ｍａｋｅｆｉｌｅ脚本文件，提高了验证平台的自动化能力。根据矢量加速器验证功能点
编写好对应的测试用例和在ｉｎｔｅｒｆａｃｅ中构建好功能覆盖率模型，使用Ｃａｄｅｎｃｅ公司提供
的ＸＣＥＬＩＵＭｌ９０９工具进行编译仿真，运行测试用例，通过ｖｅｒｄｉ．Ｒ．２０２０．１２．ＳＰｌ查看仿
真波形，使用ＩＭＣ工具进行覆盖率收集，实现了代码和功能覆盖率都为１００％，确定矢
量加速器模块的功能验证满足要求，达到预期目标。

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本文设计的矢量加速器结构完整，微处理器只需要配置本模块的寄存器，矢量加速
器就可以自动完成对数据从内存中高速读取，格式转换，算子硬件加速，再到运算处理

后的结果数据写回内存中。本设计实现了ｃｏｍｐａｒｅ算子、ａｖｅｒａｇｅ算子、ｌｉｓｔ算子、ｓｕｂｔｒａｃｔｉｏｎ
算子、ｃｏｐｙ算子，基本运算单元实现了加、减、除法、右移位等，但是并没有实现其他
更多复杂的算子，在后续的工作中，可以在增加其他需要硬件化的算子，比如高斯滤波
算法等。本论文搭建的ＵＶＭ验证平台的具有效率高、通用性好、可重用性好和覆盖率
测量更容易等优点，添加的ｐｅｒｌ脚本和ｍａｋｅｆｉｌｅ脚本增加了验证平台的自动化，后续验
证其他项目的模块时，可以将本验证平台进行适当修改，减少搭建ＵＶＭ验证平台的时
间和工作量。对于ＵＶＭ验证平台，后续的学习希望能够将ＵＶＭ高级功能，例如ｃａｌｌｂａｃｋ
机制等也能应用在自己的ＵＶＭ验证平台中。 ．

５８

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参考文献

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ＩＥＥＥ １ ｌ ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ＡＳＩＣ（ＡＳＩＣＯＮ）．２０ １ ５：１—４．
［７］ＷＡＮＧ Ｊ，ＧＥＮＧ Ｓ，ＰＥＮＧ Ｘ，ｅｔ ａ１．ＤＭＡ Ｆｕｎｃｔｉｏｎ Ｖｅｒｉｆｉｃａｔｉｏｎ Ｂａｓｅｄ ｏｎ ＵＶＭ

Ｖｅｒｉｆｉｃａｔｉｏｎ Ｐｌａｔｆｏｒｍ［Ｃ］／／２０２ １ ６ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ａｎｄ

Ｍｉｃｒｏｓｙｓｔｅｍｓ（ＩＣＩＣＭ）．ＩＥＥＥ，２０２ １：２７６－２７９．
［８］ＫＷＯＮ Ｈ Ｊ，０Ｈ Ｍ Ｈ，ＫＷＯＮ Ｗ：ｖｅｒｉｆｉｃａｔｉｏｎ ｏｆ Ｉｎｔｅｒｃｏｎｎｅｃｔ ＲＴＬ Ｃｏｄｅ ｆｏｒ

Ｍｅｍｏｒｙ－Ｃｅｎｔｒｉｃ Ｃｏｍｐｕｔｉｎｇ ｕｓｉｎｇ ＵＶＭ［Ｃ］／／２０２ １ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ

Ｅｌｅｃｔｒｏｎｉｃｓ，Ｉｎｆｏｒｍａｔｉｏｎ，ａｎｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ（ＩＣＥＩＣ）．ＩＥＥＥ，２０２ Ｉ：１－４．

［９］ＷＥＩ Ｎ，ＪＩＣＨＵＮ Ｚ．Ｒｅｓｅａｒｃｈ ｏｆ ｒｅｕｓａｂｉｌｉｔｙ ｂａｓｅｄ ｏｎ ＵＶＭ ｖｅｒｉｆｉｃａｔｉｏｎ［Ｃ］／／２０ １５ ＩＥＥＥ

ｌ ｌｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ＡＳＩＣ（ＡＳＩＣＯＮ）．ＩＥＥＥ，２０ １ ５：１－４．

［１ ０］ＨＡ／ＪＩＥ Ｙ ＪＩＮＧ Ｙ ＪＩＡ Ｌ．Ａ ｎｏｖｅｌ ｓｐｅｅｃｈ ｒｅｃｏｇｎｉｔｉｏｎ ｓｙｓｔｅｍ－ｏｎ・ｃｈｉｐ［Ｃ］／／２００８
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ａｕｄｉｏ，Ｌａｎｇｕａｇｅ ａｎｄ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｉｎｇ．２００８：７６４—７６８．

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［１２】胡云峰，陈虹，刘明星，等．基于ＦＰＧＡ／ＳＯＰＣ的预测控制器设计与实现［Ｊ】．仪器仪
表学报，２０１０，３ ｌ（０６）：１２４１．１２４８．
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５９

万方数据
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ＭＣＵ ｔｏ ｐｒｏｃｅｓｓ ｓｅｎｓｏｒ ｆｕｓｉｏｎ ａｌｇｏｒｉｔｈｍ［Ｃ］／／１２ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｏＣ Ｄｅｓｉｇｎ Ｃｏｎｆｅｒｅｎｃｅ，

ＩＳＯＣＣ ２０１５，Ｎｏｖｅｍｂｅｒ ２，２０１５－Ｎｏｖｅｍｂｅｒ ５，２０１５．Ｇｙｅｏｎｇｊｕ，Ｋｏｒｅａ，Ｒｅｐｕｂｌｉｃ

ｏｆ：Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ Ｉｎｃ．，２０ １ ５：１ ８９・１９０．

［１４］方睿，刘加贺，薛志辉，等．卷积神经网络的ＦＰＧＡ并行加速方案设计［Ｊ］．计算机
工程与应用，２０１５，５１（０８）：３２．３６．
Ｐ Ｄ，ＢＥＮＩＮＩ Ｌ．ＸＮＯＲ Ｎｅｕｒａｌ Ｅｎｇｉｎｅ：Ａ Ｈａｒｄｗａｒｅ Ａｃｃｅｌｅｒａｔｏｒ
［１ ５］ＣＯＮＴＩ Ｆ’ＳＣＨＩＡＶＯＮＥ
ＩＰ ｆｏｒ ２ １．６一ｆＪ／ｏｐ Ｂｉｎａｒｙ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ Ｉｎｆｅｒｅｎｃｅ［Ｊ］．ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ

Ｃｏｍｐｕｔｅｒ—Ａｉｄｅｄ Ｄｅｓｉｇｎ ｏｆ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ，２０ １ ８，３７（１ １）：２９４０—２９５ １．

［１６］陆申阳，冉峰，郭爱英，等．一种用于自适应直方图均衡化的硬件加速器［Ｊ］．上海
大学学报（自然科学版），２０２０，２６（０３）：４０１．４１２．
［１ ７］ＭＩＴＴＡＬ Ｒ，ＰＲＩＮＣＥ Ａ Ａ，ＮＡＬＢＡＮＤ Ｓ，ｅｔ ａ１．Ｌｏｗ－Ｐｏｗｅｒ Ｈａｒｄｗａｒｅ Ａｃｃｅｌｅｒａｔｏｒ ｆｏｒ

Ｄｅｔｒｅｎｄｉｎｇ Ｍｅａｓｕｒｅｄ Ｂｉｏｐｏｔｅｎｔｉａｌ Ｄａｔａ［Ｊ］．ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｉｎｓｔｒｕｍｅｎｔａｔｉｏｎ ａｎｄ

Ｍｅａｓｕｒｅｍｅｎｔ，２０２ １，７０：１－９．

［１ ８］ＳＨＡＮ Ｈ Ｅ，ＤＵＯＬＩ Ｚ．ＲＶＭ Ｕｓｅｄ ｉｎ Ｆｕｎｃｔｉｏｎａｌ Ｖｅｒｉｆｉｃａｔｉｏｎ Ｔｅｓｔｂｅｎｃｈ［Ｊ］．

Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ＆Ｃｏｍｐｕｔｅｒ，２００７，２４（５）：１４６—１ ４８，１ ５２．

［１ ９］ＵＳＴＡＯｌ３ＬＵ Ｂ，ＢＡｄＢＡＢＡ Ａ Ｃ，ＯＲＳ Ｂ，ｅｔ ａ１．Ｃｒｅａｔｉｎｇ ｔｅｓｔ ｅｎｖｉｒｏｎｍｅｎｔ ｗｉｔｈ ＵＶＭ ｆｏｒ

ＳＰＩ［Ｃ］／／２０ １ ５ ２３ｎｄ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ ａｎｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ａｐｐｌｉｃａｔｉｏｎｓ Ｃｏｎｆｅｒｅｎｃｅ

（ＳＩＬ０．２０１５：２３７３—２３７６．
［２０］ＸＩ Ｃ，ＮＩＮＧＹＩ Ｘ，ＺＵＣＨＥＮＧ Ｚ．Ａ Ｍｅｔｈｏｄｏｌｏｇｙ ｆｏｒ ＳｙｓｔｅｍＣ Ａｌｇｏｒｉｔｈｍｉｃ Ｍｏｄｅｌ

ＶｅｒｉｆｉｃａｔｉｏｎＡｐｐｌｙｉｎｇ ＭＡＴＬＡＢ［Ｃ］／／第五届专用集成电路国际会议（ＡＳＩＣＯＮ）．Ｂｅｉｊｉｎｇ，
Ｃｈｉｎａ，２００３：３３５－３３８．

［２ １］ＭＡＲＱＵＥＴ Ｋ ＭＯＹ Ｍ，ＫＡＲＫＡＲＥ Ｂ．Ａ ｔｈｅｏｒｅｔｉｃａｌ ａｎｄ ｅｘｐｅｒｉｍｅｎｔａｌ ｒｅｖｉｅｗ ｏｆ

ＳｙｓｔｅｍＣ ｆｒｏｎｔ－ｅｎｄｓ［Ｃ］／／２０１０ Ｆｏｒｕｍ ｏｎ Ｓｐｅｃｉｆｉｃａｔｉｏｎ＆Ｄｅｓｉｇｎ Ｌａｎｇｕａｇｅｓ（ＦＤＬ ２０１０）．

ｍＴ，２０１０：１－６．

［２２］ＭＥＦＥＮＺＡ Ｍ，ＹＯＮＧＡ Ｆ，ＢＯＢＤＡ Ｃ．Ａｕｔｏｍａｔｉｃ ｕｖｍ ｅｎｖｉｒｏｎｍｅｎｔ ｇｅｎｅｒａｔｉｏｎ ｆｏｒ

ａｓｓｅｒｔｉｏｎ—ｂａｓｅｄ ａｎｄ ｆｕｎｃｔｉｏｎａｌ ｖｅｒｉｆｉｃａｔｉｏｎ ｏｆ ｓｙｓｔｅｍｃ ｄｅｓｉｇｎｓ［Ｃ］／／２０１４ １５ｔｈ ｉｎｔｅｒｎａｔｉｏｎａｌ

ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ ｔｅｓｔ ａｎｄ ｖｅｆｉｆｉｃｍｉｏｎ ｗｏｒｋｓｈｏｐ．ＩＥＥＥ，２０ １ ４：１ ６－２ １．

［２３］ＹＡＮ Ｍ，ＬＩＵ Ｚ．Ａｐｐｌｉｃａｔｉｏｎ ｏｆ Ｓｙｓｔｅｍ Ｖｅｆｉｌｏｇ ｉｎ Ｄｉｇｉｔａｌ Ｓｙｓｔｅｍ Ｄｅｓｉｇｎ［Ｊ］．

Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ＆Ｃｏｍｐｕｔｅｒ，２００８，２５（６）：１２７－１３ｌ，１３６．

［２４］ＫＥ Ｈ，ＺＨＯＮＧＬＬ６心ＪＧ Ｄ，ＱＩＯＮＧ Ｓ．Ｖｅｒｉｆｉｃａｔｉｏｎ ｏｆ ＡＭＢＡ ｂｕｓ ｍｏｄｅｌ ｕｓｉｎｇ

ＳｙｓｔｅｍＶｅｒｉｌｏｇ［Ｃ］／／２００７ ８ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｅｌｅｃｔｒｏｎｉｃ Ｍｅａｓｕｒｅｍｅｎｔ ａｎｄ

Ｉｎｓｔｒｕｍｅｎｔｓ．ＩＥＥＥ，２００７：１－７７６．

［２５］ＬＩＡＮＧ Ｗ Ｅ Ｎ，ＲＯＮＧＬＩ Ｊ Ｉ Ｎ，ＬＯＮＧＳＨＥＮＧ Ｗ Ｕ，ｅｔ ａ１．Ｂｕｉｌｄｉｎｇ Ｒｅｕｓｅｄ ｅＶＣ

Ｖｅｒｉｆｉｃａｔｉｏｎ Ｂａｓｅｄ ｏｎ ＡＨＢ Ｂｕｓ【Ｊ］．Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ＆Ｃｏｍｐｕｔｅｒ，２０ １ ｌ，２８（７）：２０２－２０４．

万方数据
 山东大学硕士学位论文

［２６］ＫＯＮＧ Ｌ，ＷＵ Ｗ Ｃ，ＨＥ Ｙ ｅｔ ａ１．Ｄｅｓｉｇｎ ｏｆ ＳｏＣ ｖｅｒｉｆｉｃａｔｉｏｎ ｐｌａｔｆｏｒｍ ｂａｓｅｄ ｏｎ ＶＭＭ

ｍｅｔｈｏｄｏｌｏｇｙ［Ｃ］／／２００９ ＩＥＥＥ ８ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ＡＳＩＣ．ＩＥＥＥ，２００９：

１２７２．１２７５．

［２７］ＫＡＭＫＩＮ Ａ Ｓ，ＣＨＵＰＩＬＫＯ Ｍ Ｍ．Ｓｕｒｖｅｙ ｏｆ ｍｏｄｅｒｎ ｔｅｃｈｎｏｌｏｇｉｅｓ ｏｆ ｓｉｍｕｌａｔｉｏｎ－ｂａｓｅｄ

ｖｅｒｉｆｉｃａｔｉｏｎ ｏｆｈａｒｄｗａｒｅ［Ｊ］．Ｐｒｏｇｒａｍｍｉｎｇ ａｎｄ Ｃｏｍｐｕｔｅｒ Ｓｏｆｔｗａｒｅ，２０１ １，３７（３）：１４７—１５２．

［２８］ＥＬ－ＹＡＭＡＮＹ，ＡＨＭＥＤ．Ｅｃｈｏｉｎｇ Ｔｈｅ”ｇｅｎｅｒａｌｉｔｙ Ｃｏｎｃｅｐｔ”Ｔｈｒｏｕｇｈ Ｔｈｅ Ｂｕｓ Ｆｕｎｃｔｉｏｎａｌ

Ｍｏｄｅｌ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｉｎ Ｕｎｉｖｅｒｓａｌ Ｖｅｒｉｆｉｃａｔｉｏｎ Ｅｎｖｉｒｏｎｍｅｎｔｓ［Ｃ］／／２０ １ ６ １ ７ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ

Ｗｏｒｋｓｈｏｐ ｏｎ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ ａｎｄ ＳＯＣ Ｔｅｓｔ ａｎｄ Ｖｅｒｉｆｉｃａｔｉｏｎ（ＭＴＶ）．ＩＥＥＥ．２０ １ ６：７７．８０．

［２９］ＱＡＭＡＲ Ｓ，ＢＵＴＴ Ｗ Ｈ，ＡＮＷＡＲ Ｍ Ｗ：ｅｔ ａ１．Ａ Ｃｏｍｐｒｅｈｅｎｓｉｖｅ Ｉｎｖｅｓｔｉｇａｔｉｏｎ ｏｆ

Ｕｎｉｖｅｒｓａｌ Ｖｅｒｉｆｉｃａｔｉｏｎ Ｍｅｔｈｏｄｏｌｏｇｙ（ＵＶＭ）Ｓｔａｎｄａｒｄ ｆｏｒ Ｄｅｓｉｇｎ Ｖｅｒｉｆｉｃａｔｉｏｎ［Ｃ］／／ＩＣＳＣＡ

２０２０：Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ２０２０ ９ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｆｔｗａｒｅ ａｎｄ Ｃｏｍｐｕｔｅｒ

Ａｐｐｌｉｃａｔｉｏｎｓ．２０２０：３３９—３４３．

［３０］ＲＡＧＨＵＶＡＮＳＨＩ Ｓ，ＳＩＮＧＨ Ｖ Ｒｅｖｉｅｗ ｏｎ ｕｎｉｖｅｒｓａｌ ｖｅｒｉｆｉｃａｔｉｏｎ ｍｅｔｈｏｄｏｌｏｇｙ（ｕｖｍ）

ｃｏｎｃｅｐｔｓ ｆｏｒ ｆｕｎｃｔｉｏｎａｌ ｖｅｒｉｆｉｃａｔｉｏｎ［Ｊ］．Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｊｏｕｍａｌ ｏｆ Ｅｌｅｃｔｒｉｃａｌ．Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ
Ｄａｔａ Ｃｏｍｍｕｎｉｃａｔｉｏｎ，２０１４，２（３）：１０１—１０７．

［３ １］ＦＩＥＲＧＯＬＳＫＩ Ａ．Ｓｉｍｕｌａｔｉｏｎ ｅｎｖｉｒｏｎｍｅｎｔ ｂａｓｅｄ ｏｎ ｔｈｅ Ｕｎｉｖｅｒｓａｌ Ｖｅｒｉｆｉｃａｔｉｏｎ

Ｍｅｔｈｏｄｏｌｏｇｙ［Ｊ］．Ｊｏｕｒｎａｌ ｏｆＩｎｓｔｒｕｍｅｎｔａｔｉｏｎ，２０１７，１２（０１）：ＣＯｌ００１．
［３２］ＤＥＥＫＳＨＡ Ｌ，ＳＨＷＡＫＵＭＡＲ Ｂ Ｒ．Ｅｆｆｅｃｔｉｖｅ ｄｅｓｉｇｎ ａｎｄ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ ＡＭＢＡ

ＨＢ ｂｕｓ ｐｒｏｔｏｃｏｌ ｕｓｉｎｇ Ｖｅｒｉｌｏｇ［Ｃ］／／２０ １ ９ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｉｎｔｅｌｌｉｇｅｎｔ

Ｓｕｓｔａｉｎａｂｌｅ Ｓｙｓｔｅｍｓ（ＩＣＩＳＳ）．ＩＥＥＥ，２０ １ ９：１－５．

［３３］ＧＵＲＨＡ Ｐ，ＫＨＡＮＤＥＬｌＷＡＬ Ｒ Ｒ．ＳｙｓｔｅｍＶｅｒｉｌｏｇ Ａｓｓｅｒｔｉｏｎ Ｂａｓｅｄ Ｖｅｒｉｆｉｃａｔｉｏｎ ｏｆ

ＡＭＢＡ・ＡＨＢ［Ｃ］／／２０ １ ６ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｍｉｃｒｏ．Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ

Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎ Ｅｎｇｉｎｅｅｒｉｎｇ（ＩＣＭＥＴＥ）．２０ １ ６：６４１．６４５．
［３４］ＷＡＮＧ Ｚ，ＹＥ Ｙ ＷＡＮＧ Ｊ，ｅｔ ａ１．Ｄｅｓｉｇｎｉｎｇ ＡＨＢ／ＰＣＩ ｂｒｉｄｇｅ［Ｃ］／／ＡＳＩＣＯＮ ２００ １．２００ １

４ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ ＡＳＩＣ Ｐｒｏｃｅｅｄｉｎｇｓ ｆＣａｔ．Ｎｏ．０１ＴＨ８５４９）．２００１：５７８．５８０．

［３５］ＬＩ Ｋ，ＬＥＩ Ｌ，ＦＡＮ Ｙ ｅｔ ａ１．Ａ ｄｅｓｉｇｎ ｏｆ ｔｈｅ ＰＬＢ ｔｏ ＡＨＢ ｂｕｓ ｂｒｉｄｇｅ［Ｃ］／／２０ １ ｌ Ｉｎｔｅｒｎａｔｉｏｎａｌ

Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ ａｎｄ Ｃｏｎｔｒｏｌ（ＩＣＥＣＣ）．２０ １ １：ｌ ７．２０．

［３６１ＮＧＵＹＥＮ Ｓ Ｌ，ＮＧＵＹＥＮ Ｄ Ｍ．ＡＨＢ—ｍａｓｔｅｒ ｃｏｎｔｒｏｌｌｅｒ ｆｏｒｍａｌ ｃｏｍｐｌｉａｎｃｅ

ｖｅｒｉｆｉｃａｔｉｏｎ［Ｃ］／／２０ １ ４ ＩＥＥＥ Ｆｉｆｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ ａｎｄ

Ｅｌｅｃｔｒｏｎｉｃｓ（ＩＣＣＥ）．２０ １４：３４０－３４５．
［３ ７］ＧＡＵＲ Ａ，ＳＨＡＲＭＡ Ｐ，ＰＡＮＤＥＹ Ｓ Ｒ ＨＤＬ ａｎｄ ｔｉｍｉｎｇ ａｎａｌｙｓｉｓ ｏｆ ＡＭＢＡ ＡＨＢ ｏｎ

ＦＰＧＡ ｐｌａｔｆｏｒｍ［Ｃ］／／２０ １７ Ｒｅｃｅｎｔ Ｄｅｖｅｌｏｐｍｅｎｔｓ ｉｎ Ｃｏｎｔｒｏｌ，Ａｕｔｏｍａｔｉｏｎ＆Ｐｏｗｅｒ

Ｅｎｇｉｎｅｅｒｉｎｇ（ＲＤＣＡＰＥ）．２０ １ ７：２２—２７．
［３８】胡振波．ＩＣＢ总线系统及协议：ＣＮ２０１８１０７４１６２４．７［Ｐ］．２０１８．１２．１８．

６１

万方数据
 山东大学硕士学位论文

［３９］ＫＡＳＨＹＡＰ Ｂ，ＲＡＶＩ Ｖ Ｕｎｉｖｅｒｓａｌ Ｖｅｒｉｆｉｃａｔｉｏｎ Ｍｅｔｈｏｄｏｌｏｇｙ Ｂａｓｅｄ Ｖｅｒｉｆｉｃａｔｉｏｎ ｏｆ ＵＡＲＴ

Ｐｒｏｔｏｃｏｌ［Ｃ］／／Ｊｏｕｒｎａｌ ｏｆ Ｐｈｙｓｉｃｓ：Ｃｏｎｆｅｒｅｎｃｅ Ｓｅｒｉｅｓ．１０Ｐ Ｐｕｂｌｉｓｈｉｎｇ，２０２０，１７１６（１）：

０１２０４０．

［４０］ＬＩ Ｂ—Ｆ，ＣＨＥＮ Ｊ，ＹＡＮ Ｙ＿Ｈ．Ｓｙｓｔｅｍ Ｖｅｒｉｌｏｇ－ａ ｕｎｉｆｉｅｄ ｄｅｓｉｇｎ ｌａｎｇｕａｇｅ ｆｏｒ

ｓｙｓｔｅｍ—ｏｎ—ｃｈｉｐ［Ｊ］．Ｓｅｍｉｃｏｎｄ Ｔｅｃｈｎｏｌ（Ｃｈｉｎａ），２００３，２８（１２）：２５。２９．

［４１］ＹＡＤＵ Ｋ Ｋ ＢＨＡＫＴＨＡＶＡＴＣＨＡＬＵ Ｒ．Ｂｌｏｃｋ Ｌｅｖｅｌ ＳｏＣ Ｖｅｒｉｆｉｃａｔｉｏｎ Ｕｓｉｎｇ

Ｓｙｓｔｅｍｖｅｒｉｌｏｇ［Ｃ］／／２０ １ ９ ３ｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｃｏｍｍｕｎｉｃａｔｉｏｎ ａｎｄ

Ａｅｒｏｓｐａｃｅ Ｔｅｃｈｎｏｌｏｇｙ（ＩＣＥＣＡ）．２０１９：８７８－８８７．
【４２］ＸＩＯＮＧ Ｔ，ＪＩＡＮＧ Ｊ．Ｓｅｌｆ－ｖｅｒｉｆｉｃａｔｉｏｎ ｏｆ ＣＡＮ Ｍｏｄｕｌｅ Ｂａｓｅｄ Ｏｉｌ ＵＶＭ［Ｊ］．

Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ＆Ｃｏｍｐｕｔｅｒ，２０１６，３３（９）：９３—９７．
［４３］ＪＩＡＹＩ彤ＮＩＡＮＸＩＯＮＧ Ｚ ＹＡＮＧＦＡＮ Ｚ？ｅｔ ａ１．Ａ ＵＶＭ Ｖｅｒｉｆｉｃａｔｉｏｎ Ｐｌａｔｆｏｒｍ ｆｏｒ ＲＩＳＣ．Ｖ

ＳｏＣ ｆｒｏｍ Ｍｏｄｕｌｅ ｔｏ Ｓｙｓｔｅｍ Ｌｅｖｅｌ［Ｊ］．２０２０ ＩＥＥＥ ５ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ

Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｍｉｃｒｏｓｙｓｔｅｍｓ（ＩＣＩＣＭ），２０２０，２４２－２４６．

［４４］Ｍ Ｗ，Ｗ埘Ｇ Ｘ．ＵＶＭ ｂａｓｅｄ ｆｕｎｃｔｉｏｎａｌ ｃｏｖｅｒａｇｅ—ｄｒｉｖｅｎ ＳＤＩＯ ＩＰ ｖｅｒｉｆｉｃａｔｉｏｎ［Ｊ］．

Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ，２０１７，４７（３）：３９２—３９５，４１ １．
［４５］ＤＥＮＧ Ｑ，ＺＨＵ Ｐ，ＸＩ Ｊ．Ｔｈｅ Ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆ Ｕｎｉｖｅｒｓａｌ Ｖｅｒｉｆｉｃａｔｉｏｎ Ｐｌａｔｆｏｒｍ ｆｏｒ

Ｓｕｂ－ｍｏｄｅｌ ｏｆＤＢＦ Ｓｙｓｔｅｍ Ｂａｓｅｄ ｏｎ

ＵＶＭ［Ｊ】．Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ＆Ｃｏｍｐｕｔｅｒ，２０１８，３５（１）：
１１５－１１７，１２３．

［４６］ＦＲＡＮＣＥＳＣＯＮＩ Ｊ，Ｉ的ＤＲｊＧＵＥＺ Ｊ Ａ，ＪＵＬｂＩＮ Ｐ Ｍ．ＩⅣＭ ｂａｓｅｄ ｔｅｓｔｂｅｎｃｈ ａｒｃｈｉｔｅｃｔｕｒｅ

ｆｏｒ ｕｎｉｔ ｖｅｒｉｆｉｃａｔｉｏｎ［Ｃ］／／２０ １ ４ Ａｒｇｅｎｔｉｎｅ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｍｉｃｒｏ．Ｎａｎｏｅｌｅｃｔｒｏｎｉｃｓ，
Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ（ＥＡＭＴＡ）．２０ １ ４：８９—９４．
［４７］ＭＡＤＡＮ Ｒ，ＫＩ ＭＡＲ Ｎ，ＤＥＢ Ｓ．Ｐｒａｇｍａｔｉｃ ａｐｐｒｏａｃｈｅｓ ｔＯ
ｉｍｐｌｅｍｅｎｔ ｓｅｌｆ－ｃｈｅｃｋｉｎｇ

ｍｅｃｈａｎｉｓｍ ｉｎ ＵＶＭ ｂａｓｅｄ ＴｅｓｔＢｅｎｃｈ［Ｃ］／／２０ １ ５ Ｉｎｔｅｍａｔｉｏｎａｌ ＣｏｎｆｃＦｅｎｃｅ ｏｎ Ａｄｖａｎｃｅｓ ｉｎ

Ｃｏｍｐｕｔｅｒ Ｅｎｇｉｎｅｅｒｉｎｇ ａｎｄＡｐｐｌｉｃａｔｉｏｎｓ．２０１５：６３２—６３６．

［４８］ＧＥＮＧ Ｒ，Ｗ心Ｇ Ｘ．Ａｎ ＵＶＭ Ｂａｓｅｄ Ｍｉｘｅｄ—ｓｉｇｎａｌ Ｖｅｒｉｆｉｃａｔｉｏｎ Ｅｎｖｉｒｏｎｍｅｎｔ［Ｊ］．

Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ＆Ｃｏｍｐｕｔｅｒ，２０ １ ６，３３（９）：２４—２７，３ １．

［４９］ＸＩＯＮＧ Ｔ，ＪＩＡＮＧ Ｊ．Ｒｅｓｅａｒｃｈ ｏｆ Ｖｅｒｔｉｃａｌ Ｒｅｕｓｅ Ｂａｓｅｄ ｏｎ ＵＶＭ［Ｊ】．Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ＆

Ｃｏｍｐｕｔｅｒ，２０ １ ６，３３（４）：６４—６８．

［５０］ＥＬ－ＡＳＨＲＹ Ｓ，ＡＤＥＬ Ａ．Ｅｆｆｉｃｉｅｎｔ Ｍｅｔｈｏｄｏｌｏｇｙ ｏｆ Ｓａｍｐｌｉｎｇ ＵＶＭ ＲＡＬ Ｄｕｒｉｎｇ

Ｓｉｍｕｌａｔｉｏｎ ｆｏｒ ＳｏＣ Ｆｕｎｃｔｉｏｎａｌ Ｃｏｖｅｒａｇｅ［Ｃ］／／２０１８ １９ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｗｏｒｋｓｈｏｐ ｏｎ

Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ ａｎｄ ＳＯＣ Ｔｅｓｔ ａｎｄ Ｖｅｒｉｆｉｃａｔｉｏｎ（ＭＴＶ）．２０ １ ８：６ １－６６．

［５ １］ＸＩＥ Ｚ，ＷＡＮＧ Ｔ，ＹＯＮＧ Ｓ，ｅｔ ａ１．Ａ ＲＩＳＣ ＣＰＵ Ｏｒｉｅｎｔｅｄ Ｒｅｕｓａｂｌｅ Ｆｕｎｃｔｉｏｎａｌ

Ｖｅｒｉｆｉｃａｔｉｏｎ Ｐｌａｔｆｏｒｍ Ｂａｓｅｄ ｏｎ ＵＶＭ［Ｊ］．Ａｃｔａ Ｓｅｉ Ｎａｔ Ｕｎｉｖ Ｐｅｋｉｎ（Ｃｈｉｎａ），２０ １ ４，５０（２）：

２２１．２２７

６２

万方数据
 山东大学硕士学位论文

［５２］田晓旭，徐庆阳，汤先拓，等．基于ＵＶＭ的寄存器验证自动化方法［Ｊ】．集成电路应
用，２０２０，３７（０２）：１８—２１．
［５３］ＬＯＫＡＮＡＮＴＡ Ｆ，ＨＡＲＴＯＮＯ Ｄ，ＴＡＮＧ Ｃ Ｍ．Ａ ｓｃａｌａｂｌｅ ａｎｄ ｒｅｃｏｎｆｉｇｕｒａｂｌｅ ｖｅｒｉｆｉｃａｔｉｏｎ
ａｎｄ ｂｅｎｃｈｍａｒｋ ｅｎｖｉｒｏｎｍｅｎｔ ｆｏｒ Ｎｅｔｗｏｒｋ ｏｎ Ｃｈｉｐ ａｒｃｈｉｔｅｃｔｕｒｅ［Ｃ］／／２０ １ ７ ４ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ

Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｎｅｗ Ｍｅｄｉａ Ｓｔｕｄｉｅｓ（ＣＯＮＭＥＤＩＡ）．２０１７：６－１０．

［５４］ＥＬＡＫＫＩＹＡ Ｃ，ＭＵＲＴＹ Ｎ Ｓ，ＢＡＢＵ Ｃ，ｅｔ ａ１．Ｆｕｎｃｔｉｏｎａｌ Ｃｏｖｅｒａｇｅ－Ｄｒｉｖｅｎ ＵＶＭ Ｂａｓｅｄ

ＪＴＡＧ Ｖｅｒｉｆｉｃａｔｉｏｎ［Ｃ］／／２０ １ ７ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｃｏｍｐｕｔａｔｉｏｎａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ

ａｎｄ Ｃｏｍｐｕｔｉｎｇ Ｒｅｓｅａｒｃｈ（ＩＣＣＩＣ）．２０１７：１—７．

［５５１ ＥＬ－ＡＳＨＲＹ Ｓ，ＳＡＬＡＨ Ｋ．Ａ ｆｕｎｃｔｉｏｎａｌ ｃｏｖｅｒａｇｅ ａｐｐｒｏａｃｈ ｆｏｒ ｄｉｒｅｃｔ ｔｅｓｔｉｎｇ：Ａｎ

ｉｎｄｕｓｔｒｉａｌ ＩＰ ＥＵＲＯＣＯＮ ２０ １ ５一Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ

ａｓ ａ ｃａｓｅ ｓｔｕｄｙ［Ｃ］／／ＩＥＥＥ ｏｎ

Ｃｏｍｐｕｔｅｒ ａｓ ａ Ｔｏｏｌ（ＥＵＲＯＣＯＮ）．２０１５：１－６．
［５６］ＷＡＮＧ Ｘ，ＤＡＩ Ｙ ＡＨＢ－ＵＡＲＴ Ｖｅｒｉｆｉｃａｔｉｏｎ Ｂａｓｅｄ ｏｎ ＵＶＭ［Ｊ］．Ａｃｔａ Ｓｃｉｅｎｔｉａｒｕｍ

Ｎａｔｕｒａｌｉｔｔｍ Ｕｎｉｖｅｍｉｔａｔｉｓ Ｎａｎｋａｉｅｎｓｉｓ，２０２０，５３（５）：８２－８６．

［５ ７］ＳＨＡＲＭＡ Ｇ ＢＨＡＲＧＡＶＡ Ｌ，ＫＵＭＡＲ Ｖ Ａｕｔｏｍａｔｅｄ Ｃｏｖｅｒａｇｅ Ｒｅｇｉｓｔｅｒ Ａｃｃｅｓｓ

Ｔｅｃｈｎｏｌｏｇｙ ｏｎ ＵＶＭ Ｆｒａｍｅｗｏｒｋ ｆｏｒ Ａｄｖａｎｃｅｄ Ｖｅｒｉｆｉｃａｔｉｏｎ［Ｃ］／／２０ １ ８ ＩＥＥＥ Ｉｎｔｅｍａｔｉｏｎａｌ

Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ（ＩＳＣＡＳ）．２０１８：１－４．

［５８］ｘｗ Ｊ，ＬＩ Ｓ．Ａｄｏｐｔｉｎｇ Ｕｎｉｖｅｒｓａｌ Ｖｅｒｉｆｉｃａｔｉｏｎ Ｍｅｔｈｏｄｏｌｏｇｙ ｔｏ Ａｃｈｉｅｖｅ Ｒｅｕｓａｂｉｌｉｔｙ ａｎｄ

Ａｕｔｏｍａｔｉｏｎ Ｖｅｒｉｆｉｃａｔｉｏｎ［Ｊ］．Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ＆Ｃｏｍｐｕｔｅｒ，２０１４，３１（１１）：１４－１７，２２．
［５９］张强．ＵＶＭ实战［Ｍ］．北京：机械工业出版社，２０１４．
『６０］ＰＯＯＪＡ Ｋ Ｓ，ｌ（ＩＵＳＨＮＡＫＩ『ＭＡＲ Ｓ，ＡＲＡＤＨＹＡ Ｈ Ｖ Ｒ．Ｖｅｒｉｆｉｃａｔｉｏｎ ｏｆ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ
ＩＰ ｆｏｒ Ａｕｔｏｍｏｂｉｌｅ Ａｐｐｌｉｃａｔｉｏｎｓ ｕｓｉｎｇ Ｓｙｓｔｅｍ Ｖｅｒｉｌｏｇ ａｎｄ ＵＶＭ［Ｃ］Ｈ２０ １ ８ ３ｒｄ ＩＥＥＥ

Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｒｅｃｅｎｔ Ｔｒｅｎｄｓ ｉｎ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｉｎｆｏｒｍａｔｉｏｎ＆Ｃｏｍｍｕｎｉｃａｔｉｏｎ

Ｔｅｃｈｎｏｌｏｇｙ（ＲＴＥＩＣＴ）．２０１８：１１ １９－１ １２３．

［６１］ＰＥＮＧ Ｘ，ＷＡＮＧ Ｓ，ＷＡＮＧ Ｈ，ｅｔ ａ１．Ｆｕｎｃｔｉｏｎ Ｖｅｒｉｆｉｃａｔｉｏｎ ｏｆＳＲＡＭ Ｃｏｎｔｒｏｌｌｅｒ Ｂａｓｅｄ ｏｎ

ＵＶＭ［Ｃ］／／２０ １ ９ ＩＥＥＥ １ ３ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ａｎｔｉ－ｃｏｕｎｔｅｒｆｅｉｔｉｎｇ，Ｓｅｃｕｒｉｔｙ，ａｎｄ

Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ（ＡＳＩＤ）．２０ １ ９：ｌ一５．

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 山东大学硕士学位论文

致 谢

转眼三年，有无尽的不舍和期待，有憧憬有怀恋。在此，由衷感谢一路走来遇到所
有给予我帮助和鼓励的人们。
感谢我的导师田军教授。田军教授学术上治学严谨学识渊博，生活中温柔和善平易
近人。三年来对我的帮助无微不至，在我写论文期间给予大量指导，提出很多宝贵意见，
每次周会都会对我学业进行悉心指导，让我研究生的学习和生活目标明确。在此向田教
授致以最诚挚的谢意。
感谢我实习的公司提供实验平台，感谢公司里的同事们，感谢明哥、原哥、雪文哥、
倩倩姐、高姐等人提供的学习指导和生活帮助，永记于心。
感谢微电子学院的领导和老师，感谢我的师兄师姐，感谢谢明明、马继超、孙士刚、
韩帅、董艳、王志奇、陈有涛等同学，感谢他们对我的帮助。
感谢我的女朋友舒明慧，彼此陪伴，相互鼓励，相互支持。感谢我们一路走来从不
放弃，感谢彼此坚信共同创造美好的未来。

感谢我的父母，从出生到如今即将步入社会，父母一直默默守护我的成长。感谢父
母将我养育成人，感谢他们在青春年华最美好的时光陪伴我长大。
最后，感谢对本论文进行评审的专家和老师。

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 学位论文评阅及答辩情况表

专业技术 是否博导
姓 名 所在单位 总体评价※
职 务 （硕导）

论
、
透岛评阋 良好
又
评 匿名评闶 良婷
阅 匿名评阋 良婷
人

专业技术 是否博导
姓 名 所在单位
职 务 （硕导）

主席
杨济瓦 孰授 石定孚 山东师范天学
答 王永 教授 博导 山东太喾微龟手季院
辩
宁亚翟 勘攫蠲芤畏 石灸导 山东夫学徽屯壬尝院
委
口
贝 委 唐，Ｊ啄亳 剖教鞭 石灰 导 山东夫尊搿久电占喾阮
会 山东夫碧徽电每喾阮
周莉 昌Ｊ教授 顽导
成
日
贝
口
贝

答辩委员会对论文
良好 答辩秘书 钥蝴 答辩
２。２２．０３＂・２７
的总体评价※ 勰’ 日期

备注

※优秀为“Ａ”；良好为“Ｂ”；合格为“Ｃ”；不合格为“Ｄ”。

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