本 記事는 日本 工業調査會가 發行하는「電子材料」誌와의 著作權 協定에 依據하여 提供받은 資料입니다.

연 재 차 례

EE
‘2005년도판 일본 실장기술 로드맵’에 나타난 프린트 배선판의 기술 로드맵

초보자를 위한 프린트 빌드업 프린트 배선판의 제조 방법

Series Articles
배선판 기술
플렉시블 프린트 배선판용 압연동박의 최신 동향

전파 흡수체 제품

폴리이미드일괄적층형다층판
이번 연재는 초보 기술자나 신입사원들에게
40㎛두께의초박형반도체패키지용동장적층판재료
프린트 배선판 산업 및 기술 현황을 올바로 이해시키기 위해 기획되었다.
프린트 배선판 제조의 현상·에칭·박리처리 라인
먼저 프린트 배선판의 산업 개요를 시작으로 그 종류와 기재,
미소 볼 땜납 접합공법
프로세스, 제조 및 시험장치 등을 알아본다.
또 여기서는 프린트 배선판의 성능 및 특성, 원리, 구조, 종류, 응용 등을 무연 대응 질소가스 분위기 리플로 로

도면과 함께 해설하였으므로 쉽게 이해할 수 있을 것이다. 메탈 코어 배선판에서의 코어 금속과 절연수지의 밀착성 향상

폴리이미드 일괄적층형 다층판

中尾 知, (주)후지쿠라 전자디바이스연구소

다층 플렉시블 프린트 배선판(다층 FPC)은 전자기기에서의
고밀도 실장을 추진하는 유력한 재료이다. 다층 FPC의 특징은,
고정세 배선과 높은 설계 자유도를 제공할 수 있으며 박형화를
실현할 수 있다는 점이다.
여기서는 상술한 특징과 함께 제조 코스트와 TAT를 억제할
거나 구부릴 수 있는 특징을 활용, 공간을 최대한으로 이용하여
실장한다. 한편, 탑재되는 부품의 고도화는 FPC에도 초소형 칩
이나 협피치 CSP에의 대응을 요구하고 있다.
동장적층판 동장적층판

수 있는 일괄적층법을 이용한 다층 FPC에 관하여 소개한다.

회로 형성 회로 형성
층수분
병렬가공
적층 프레스 비어홀 형성

다층 플렉시블 프린트 배선판 비어홀 형성

층수분
반복 적층 얼라인먼트

회로 형성 일괄 열 프레스
최근 전자기기의 소형경량화₩고기능화에는 디바이스나 기능
(a) 기존 다층판의 프로세스 (b) 일괄적층법의 프로세스
부품의 고성능화와 함께 프린트 배선판의 실장밀도 향상도 반드 (축차적층법)

시 필요한 부분이 되고 있다. 플렉시블 프린트 배선판(FPC)은 접 그림 1. 다층판의 제작 공정 비교

월간 전자기술 2006₩9 135

 리지드 다층판과 FPC를 결합한 리지드 플렉스 배선판은 커넥 는 방법을 사용하고 있다[그림 1(b)].
터리스로 기기 내 배선을 일체화할 수 있는 고밀도 실장의 기수 최근 주목되고 있는 일괄적층법은1), 2) 다음과 같은 특징을 갖
이다. 다층 FPC는 전층을 폴리이미드 기재로 구성함으로써 더 고 있다.
욱 높은 실장밀도와 박형화를 양립시키는 배선판이다. 열 프레스 공정이 1회로 끝날 뿐만 아니라 각 층의 가공을
병렬로 진행할 수 있으므로 제품 또는 시험 제작의 가공기
간을 대폭 단축할 수 있다.
일괄적층법
각 배선층에서의 불량품을 적층 전에 배제할 수 있으므로
기존의 다층 배선판은 그림 1(a)와 같이 절연층과 회로를 교대 공정마다 불량 누적을 최저로 억제할 수 있다.
로 적층₩형성하면서 다층화해 가기 때문에 고다층이 될수록 공
수가 증가한다. 공수의 증가는 코스트업으로 연결되는 동시에
층간접속법
불량 누적에 의한 수율 저하를 초래한다. 여기서 소개하는 다층
FPC는 전층의 배선층을 미리 형성해두고 일괄적으로 다층화하 일괄적층법에 있어서는 배선층 접착과 동시에 층간을 전기적

동 도금 포스트
동박 동박 도전성 페이스트
저융점 금속
폴리이미드

접착제

(a) 도금 충전 비어 (b) 페이스트 충전 비어

그림 2. 일괄적층법에 적용되는 2종류의 비어 구조

사진 1. 비어 단면 사진 (3층판)

동박
편면 동장적층판
폴리이미드

회로 에칭

접착층 형성
접착재

비어홀 개구
비어홀

도전성
페이스트 충전
도전성 페이스트

얼라인먼트
적층

일괄 열 프레스
그림 3. 도전성 페이스트를 이용한 폴리이미드
일괄적층판의 제조 프로세스

136
으로 접속해야 한다. 도전성 페이스트 비어의 특징
층간 전기적 접속은 비어홀에 의해 실행되며 그 방법은 크게
2종류로 분류된다. 도전성 페이스트를 비어홀에 충전하여 인접 배선층 사이를 전

EE
하나는 그림 2(a)와 같이 편면배선판의 블라인드 비어홀 내에 기적으로 접속하는 방법은7) 리지드 다층판에서 실적이 있으며 휴
동 도금 포스트로 충전하고 동 도금 선단에 다시 저융점 금속을 대전화용으로전층IVH 구조의메인보드가널리공급되고있다.

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도금하는 것,3), 4) 또 하나는 그림 2(b)와 같이 비어홀 내에 도전성 이번 다층 FPC에서 사용한 도전성 페이스트는 일반적인 땜납
5), 6)
페이스트를 충전하는 것 이다. 의 리플로 온도보다 저온에서 합금을 생성하고, 반응 후의 합금
전자에서는 가열에 의하여 개개의 배선층을 접착할 때 저융점 은 리플로 온도보다 높은 융점을 갖도록 설계되어 있다.5)
금속을 용융시켜 인접층의 동박과 접합하고, 후자는 접착과 동 합금형 페이스트를 선택함으로써 폴리이미드와 같은 저탄성
시에 도전성 페이스트를 경화시켜 배선층끼리 접속시킨다. 비어 률에서 가요성을 갖는 배선판에 있어서도 비어의 배치에 제약을
에 페이스트를 이용할 경우, 프로세스를 간략화할 수 있다는 이 받지 않고 리지드판과 같은 신뢰성을 확보하고 있다. 사진 1은
점이 있지만 비어부의 저항은 동에 비해 높아진다.

표 1. 폴리이미드 일괄적층판의 설계 사양
연도 2005 2006 2007
절연층 두께 (㎛/1층) 50 40 30
라인 폭 (㎛) 40 30 25
100㎛
라인 간격 (㎛) 40 30 25 (a) 스택 타입
비어홀 지름 (㎛) 100 100 75
비어랜드 지름 (㎛) 300 250 200

편차 최대 27㎛
편차 평균 21㎛
표준 편차 5㎛
100㎛
(b) 스태거드 타입

사진 2. 데이지 체인 구조
빈도

표 2. 비어의 전기 특성 평가

데이지 체인 구조 2층 스택 타입 스태거드 타입
1비어 당의 저항값 (mΩ) 2.1 1.9 2.3
편차량 (㎛) 리플로 후의 저항변화율 (%) 2.3 3.8 4.4
리플로 조건 : 260℃·10s×3회
그림 4. 배선층면 내의 얼라인먼트 편차 측정 예

10 10
3층 스택 타입 3층 스태거드 타입

5 5
저항변화율 (%)

저항변화율 (%)

0 0

-5 -5

-10 -10
초기 1회 째 2회 째 3회 째 초기 1회 째 2회 째 3회 째
리플로 사이클 리플로 사이클

(a) 스택 타입 (b) 스태거드 타입

그림 5. 흡습 리플로 시험 전후에서의 저항변화율

월간 전자기술 2006₩9 137

 합금형 도전성 페이스트를 이용한 비어의 단면 사진이다.
제조 프로세스
그림 3을 보면서 제조 프로세스를 설명한다. 각각의 배선층은
절연기재에 폴리이미드 필름을 이용한 편면 동장적층판(편면
CCL : Copper Clad Laminate)을 출발 재료로 한다.
표면의 동박을 에칭하여 회로를 형성한 후 폴리이미드 필름의
이면에 접착층을 형성, 폴리이미드와 접착층을 관통하는 비어홀
을 개구한다. 비어홀 안을 디스미어 처리로 클리닝한 후, 도전성
페이스트를 충전한다. 검사가 끝나면 각 배선층을 얼라인먼트하
고 진공 프레스 장치 내에서 가공₩가열하여 층간을 접합한다. 표
1에 이 다층 FPC의 설계 사양을 나타낸다.
회로 폭의 정밀도는 최초의 편면 회로 형성 공정에서 결정되
어 동박 두께나 회로 형성법 등에 의존한다. 비어 피치는 일괄적
층에서의 얼라인먼트 정밀도에 의존한다. 지그 또는 화상인식에
의한 각 배선층의 세팅 정밀도에 더하여 적층 전의 배선층 치수
분산이나 프레스 과정에서의 치수변화를 제어하는 것이 비어의
협피치에 있어서 중요하다. 그림 4에 이 다층 FPC에 있어서 층
간 얼라인먼트 편차 측정 결과의 일례를 나타낸다.
층간 접속부 평가
표 2는 다른 배치의 비어(사진 2)에 관하여 그 저항값을 측정
한 결과이다. 필러 접촉형 페이스트를 이용했을 경우, 스택 타입
과 스태거드 타입의 비어에서는 일괄적층 시의 가공력 분포가
달라 저항값에 차이가 나기 쉽다. 합금형 페이스트는 금속의 확
산에 의해 결합이 발생하므로 압력에의 의존성이 작고 안정되어
저저항 비어를 형성할 수 있다.
이종 재료로 구성되는 다층판에서는 스트레스가 집중되는 비
어부의 기계적 강도를 향상시키기 위해 비어 내부 및 동박과의
계면에서 균일하고 안정된 조직의 합금을 형성시킬 필요가 있다.

표 3. 신뢰성 시험 결과 정리
시험 조건 결과
리플로 사이클 260℃·10s×9 pass
흡습 리플로 (30℃·60%·192hr ⇔ 260℃·10s) ×3 pass
열 충격 (기상) (－65℃ ⇔ 125℃) ×1,000cyc pass
열 충격 (액상) (20℃ ⇔ 260℃) ×200cyc pass (a) TH 코어 2＋2＋2 타입 500㎛
고온고습 바이어스 85℃·85%Rh/30V×1,000hr pass

시험 전후의 저항변화율 ±20% 이내, 절연저항 100㏁ 이상

다층부 다층부
케이블부
500㎛
(b) 8층 스택 비어부

페이스트 비어 스루홀

(a) 2＋2＋2 타입 다층 FPC

다층부 500㎛
다층부
(c) 7층 스태거드 비어부

사진 3. 다층부 단면 사진
케이블부

페이스트 비어
(b) 편면적층 타입 다층 FPC

그림 6. 다층 FPC 구조 예 사진 4. 부분 적층 타입 다층 FPC

138
 회로 형성

접착층·비어 형성

기판 분할

EE
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얼라인먼트·적층
커버레이

일괄 열 프레스 다층배선부 다층배선부

그림 7. 부분 적층의
프로세스

비어부의 접속 안정성을 흡습 리플로 시험 및 열 충격 시험으
로 평가했다. 흡습 조건은 30℃·60% Rh·192hr로 하고 흡습
과 리플로를 교대로 3회 반복했다. 흡습 리플로 시험 후의 저항
변화율은 10% 이내이고 일정값으로 모이는 경향을 나타내고 있
다(그림 5).
열 충격 시험에 있어서도 저항변화율 10% 이내를 충족하고
있었다. 한편, 페이스트 재료간 이온 마이그레이션 시험에 있어
서도 절연열화를 일으킬 수 있는 동작은 보이지 않았다. 실시한
신뢰성 시험의 결과를 표 3에 정리했다.
선에서 요구되는 실장부분이 작은 경우, 별개의 면붙이로 배선
층을 제작하는‘부분 적층 프로세스’
(그림 7)를 채택함으로써 재
료의 이용효율을 높여 설계할 수 있게 된다.
지금까지 일괄적층법을 사용한 전층 IVH 구조 폴리이미드 다
층판의 특징과 몇 가지 설계 예에 관해 소개했다. 개발의 목적은
전술한 특징을 활용하여 새로운 실장 가능성을 제안, 전자기기
의 진화에 공헌하는 것이다. 일괄적층판은 향후 나노 입자를 이
용한 도전성 페이스트 재료나 폴리이미드에 가해지는 새로운 기
판 재료 등의 실용화로 그 용도가 더욱 확대될 것이라 기대된다.

참고문헌
응용제품 예

그림 6(a)는 내층을 케이블부로 한 대표적인 다층 FPC 단면

구조이며 양면판을 코어로 하여 겉면과 안쪽면에 2층씩 배선층
을 적층한 2＋2＋2 타입의 다층판이다. 6층 배선을 갖고 있으며
두께는 0.4mm 이하로 억제하고 있다. 편면 배선판만 적층하여
구성한 다층판이 그림 6(b)이다. 전층의 접착재를 동시에 경화시
키는 일괄적층법을 이용하면 표리가 비대칭인 구조라도 현저한
버는 발생하지 않는다. 이러한 특징은 편면에만 고정세 배선이
요구되는 인터포저와 같은 용도에도 적합하다.8) 사진 3은 표리
적층 타입, 편면적층 타입 일괄적층 FPC의 단면이다.
사진 4에 나타난 소면적 실장부가 있는 FPC를, 적층 전에 소
편화한 다층배선부를 FPC 상에 부분적으로 첨부하는 방법으로
제작했다.9) 케이블부를 포함한 배선판의 총면적에 대해 다층배

월간 전자기술 2006₩9 139

 두께 40㎛의 초박형 반도체 패키지용
동장적층판 재료
中村 善彦/元部 英次/小泉 健, 마츠시타전공(주)
반도체 패키지 시장은 엄청난 속도로 성장하고 있으며 특히
CSP 관계의 인터포저 기판재료에 관해서는 그 용도가 더욱 확
대될 것이라 예측된다.
이 기판재료에 요구되는 박형화, 협피치화, 흑색화, 할로겐프
리화의 요구에 대응할 수 있는 극박₩고신뢰성 할로겐프리 흑색
기판재료를 개발, 양산화했다.
이 재료는 향후 CSP, SiP 등의 패키지용 기판재료로서 최적
의 재료가 될 것이라 생각된다.
반도체 패키지 시장은 세계적으로 연 5%의 성장이 계속될 것
이라 예상되고 있으며, 또 CSP 관계의 인터포저 기판재료에 관
해서는 연 30∼50% 레벨의 신장이 전망되어 앞으로도 그 시장
과 용도가 확대될 것이라 생각된다.
한편, 모바일 기기와 노트북 PC로 대표되는 일렉트로닉스 기
기의 소형₩박형₩경량화가 진행되는 가운데, 그 중추를 이루는 반
도체 패키지에는 박형화, 세선화, 협피치화의 요구가 점점 높아
지고 있다.
또 CSP(칩 사이즈 패키지), SiP(시스템 인 패키지)의 확대에
사진 1. R-1515B
140
동반되는 요구품질의 변화도 볼 수 있다.
이러한 배경에서 인터포저로서의 반도체 패키지용 기판재료
(동장적층판)에 요구되는 항목, 품질은 여러 갈래로 확산되고 있
는데 주로 다음과 같은 내용을 들 수 있다.
① 기판재료의 박형화에 의한 강성 향상, 버 절감
② IC의 기능성 향상에 따른 IC 다이(칩)의 취약화에 의한 기
판표면의 열 팽창량 저감
③ 협피치화에 의한 절연 신뢰성 향상
④ 무연 땜납 선택에 의한 내열성 향상
⑤ 환경 대응(할로겐프리)
마츠시타전공사에서는 지금까지 반도체 패키지용 기판재료로
서 MEGTRON3 등과 같은 재료를 제안 및 공급함으로써 시장
실적을 축적하고 있지만, 상기와 같은 요구의 변화에 따라 요즈
음 새롭게‘할로겐프리₩고Tg 에폭시/R-1515B’재료를 개발했다
(사진 1). 이 재료는 기판재료 두께 40㎛의 극박 절연층 재료를
실현했다.
고밀도화와 기판재료에의 요구
반도체의 고집적화에 따른 고기능화의 진전이나 적층 칩 구조
등 고밀도 구조의 발전에 의해 인터포저에의 접속 피치가 미세
화되는 경향이다.
표 1에 ITRS 로드맵에 의한 인터포저 프린트 배선판의 배선
정밀도 동향을 나타낸다.1), 2) 이렇게 배선판의 패드 피치, 배선 간
격(도체 폭과 도체 간격)은 미세화되고 있으며, 배선판 제조공정
에의 요구뿐만 아니라 기판재료에도 높은 절연 신뢰성이 요구되
고 있다.
 한편, 반도체의 고기능화를 위해 인터포저에의 소자 탑재방법 또한 환경대응으로서 기판재료의 할로겐프리화도 서서히 확
도 변화되고 있다. 인터포저의 수평 방향으로 소자 탑재 시, 탑 산되고 있으며 휴대전화, PC 등의 범용 회로 기판재료로서는 일
재하는 면적이 커져 패키지 사이즈가 커지는 문제가 발생한다. 반적으로 사용되게 되었다. 마츠시타전공사의 할로겐계 난연제

EE
그래서 그림 1과 같은 3차원 실장형 소자 적층구조의 비율이 높 를 사용한 기존의 기판재료에서도 유럽의 RoHS(Restriction on
아지고 있다.3) Hazardous Substances) 지시에서 규제하고 있는 2종류의 할로

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여기서 소자 적층구조를 채택하면 패키지의 두께에 제약이 있 겐계 난연제(PBB, PBDE)는 사용하지 않았지만, 환경의식이 더
으므로 소자의 박편화와 함께 인터포저의 기판재료 두께도 얇게 욱 높아짐에 따라 할로겐계 난연제를 사용하지 않은 할로겐프리
해야 한다. 기판재료가 요구되고 있는 상황이다.
이러한 요구에 대응하기 위해 극박 기판재료가 제안되어 현재 이러한 경향은 CSP를 포함한 패키지용 인터포저 등의 재료로
100㎛ 레벨은 양산화되고 있지만, 기판재료의 극박화가 진행됨 도 확산되고 있어, 앞으로 소개하는‘R-1515B’등의 재료는 할
에 따라 판 두께 방향에의 절연 신뢰성(층간절연 신뢰성)이나 기 로겐프리에도 대응하고 있다.
판재료의 버, 변형 억제 요구가 점점 높아지고 있다.
또한 고집적화, 고속화에 따라 층간 절연막의 Low-k 재료가
기판재료의 특성
선택됨으로써 기판재료와 소자재료의 평면 방향 열 팽창계수 차
이에 의한 발생 응력 문제가 커지고 있다. 즉, 예전부터 기판재 이번에 개발한 패키지용 기판재료 R-1515B의 특징을 구체적
료의 면 방향 열 팽창계수(약 15ppm/℃)와 소자의 열 팽창계수 으로 소개한다.
(약 4ppm/℃)의 차이에 의해 온도변화에 따른 복잡한 열 응력이
발생한다는 점이 문제였지만, 층간 절연막으로서 취약한 Low- 1. 절연 신뢰성
k 재료를 선택함으로써 점점 응력 완화대책이 필요해진 것이라 CSP 패키지용 기판재료에 요구되는 장기 절연 신뢰성으로서
생각된다. 는 층간 절연 신뢰성과 회로간 및 스루홀간 절연 신뢰성을 들 수
때문에 앞으로 기판재료는 면 방향 열 팽창계수를 작게 하는 있다.
것이 필요 요건으로 될 것이라 생각된다. 층간 절연 신뢰성은 기판재료가 극박(판 두께 100㎛ 미만)으
또 프린트 배선판에서의 높은 환경의식은 반도체 패키지로도
전개되기 시작하고 있다. 그 하나로, 실장에서의 무연 땜납의 적
금속 와이어
봉지수지 칩3
용을 들 수 있다.
칩2

적용되는 무연 땜납은 기존의 Sn-Pb 공정 땜납보다 융점이 칩1

서브
스트레이트
높아 납땜 온도가 20∼40℃ 정도 높아질 것이라 생각된다. 따라
땜납 볼

서 기판재료로서 땜납 내열성 향상에 대한 부분이 지금까지 이

상으로 요구된다. 그림 1. CSP의 단면도 (스택 구조)

표 1. 인터포저의 실장밀도 동향

항목 2003 2004 2005 2006 2007 2008 2009 2010

패드 피치 (㎛) 400 400 300 200 200 200 200 200
패드 사이즈 (㎛) 160 160 120 120 80 80 80 80
라인 폭 (㎛) 48 48 36 36 24 24 24 20
라인 간극 (㎛) 48 48 36 36 24 24 24 20
＃of Rows Accessed 3 3 3 3 3 3 3 3

월간 전자기술 2006₩9 141

 로 되어 층간 절연 거리가 작아짐에 따라 필요성이 높아진다. 또 것이라 추정된다.
스루홀간 절연 신뢰성은 회로가 파인 패턴으로 됨에 따라 스루 R-1515B에서 이렇게 높은 절연 신뢰성을 얻을 수 있는 이유
홀간 절연 거리(벽간 거리)가 짧아짐으로써 중요시된다. 는 재료의 흡습률, 함유불순 이온 농도 및 마이그레이션 발생을
R-1515B의 절연 신뢰성 평가 결과에 관하여 그림 2(층간 절 억제하는 수지의 특성 때문이다.
연 신뢰성), 그림 3(스루홀간 절연 신뢰성)에 그래프로 나타냈다.
평가 조건은 130℃, 85%, DC3.3V로 시험층 내에서 연속 인가하 2. 스루홀 도통 신뢰성
면서 절연저항값을 측정하는, 매우 엄격한 가속 조건으로 평가 패키지용 기판재료‘R-1515B’
의 열 충격 시험에 있어서 스루
한 것이다. 평가 결과, 이 엄격한 조건에서 각각 500시간 이상 홀 도통 신뢰성 시험을 실시, 확인한 결과를 그림 4에 나타낸다.
명확한 절연저항 열화가 없다는 것이 확인되었다. 평가는 －65℃(30분)∼150℃(30분)의 엄격한 조건에서 실시한
이번에 평가한 패턴의 절연간 거리는 층간 평가인 경우 60㎛ 것이지만 2,000 사이클 처리에서도 저항값의 변화율이 ±1% 이
및 40㎛, 스루홀간 평가인 경우 벽간거리 200㎛, 150㎛에서 평 하로, 실용상 전혀 문제가 없다는 것이 확인되었다.
가했다. 일반적으로 이 조건에서 약 100시간 정도 저항열화가
없으면 되므로 이들의 장기 절연 신뢰성은 실용상 충분하며, 이 3. 굽힘 탄성률
번 평가 패턴보다 더욱 엄격한 절연간 거리에서도 대응 가능할 기판재료가 얇아짐에 따라 보디로서의 강도나 가공 시의 버가

[130℃, 85%, DC3.3V 인가] [130℃, 85%, DC3.3V 인가]

40㎛－1 60㎛－1 150㎛－1 200㎛－1

40㎛－2 60㎛－2 150㎛－2 200㎛－2
40㎛－3 60㎛－3 150㎛－3 200㎛－3
150㎛－4 200㎛－4
40㎛－4 60㎛－4
절연저항값 (Ω)

절연저항값 (Ω)

시간 (hr)
시간 (hr)

그림 2. R1515B의 층간 절연 신뢰성 (절연층 두께 :40㎛, 60㎛) 그림 3. R-1515B의 스루홀간 절연 신뢰성 (스루홀 벽간 거리 : 150㎛, 200㎛)

두께 : 0.4mm
스루홀 : 0.6mm (×200hole)
시험 조건 : －65℃, 30min∼150℃, 30min(by air)
동박 두께 : 18㎛
저항값 변화율 (%)

홀 벽간 거리 : 2.54mm
탄성률 (kgf/mm2)

초기저항값＝1.03Ω

2,000 사이클 처리 후
저항값＝1.02Ω
판 두께 0.8mmt 동박 에칭품

온도 (℃)
사이클 수

그림 4. R-1515B의 스루홀 도통 신뢰성 그림 5. R-1515B의 굽힘 탄성률

142
문제된다. 개발된 R-1515B는 판 두께 방향뿐만 아니라 기판의 면 방향(세
그래서 기판재료의 탄성률이 높은 재료가 필요하지만 리플로 로₩가로)의 열 팽창계수도 저감되고 있다.
등의 가열공정을 고려했을 경우, 가열 시의 탄성률이 더 중요한 범용 기판재료인 FR-4의 글라스 전이점 온도(Tg) 도달까지의

EE
특성으로 된다. 면 방향 열 팽창계수는 13∼15ppm/℃이지만, R-1515B에서는
R-1515B는 이 기판의 탄성률에 대해서도 범용 기판재료 11∼12ppm/℃ 레벨로 저감되고 있다. 이들은 Low-k 등의 층간

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(FR-4 재료 등)에 비해 매우 높은 탄성률을 나타낸다. 절연막 가열 시의 응력 억제뿐만 아니라 반도체 소자의 대형화
상온 및 가열 시의 굽힘 탄성률 평가 결과를 그림 5에 나타낸 에 따라 문제가 커지고 있는 땜납 볼의 접속 신뢰성에 있어서도
다. R-1515B는 상온에서 범용 FR-4 재료의 약 1.3배, 250℃ 가 신뢰성 향상 효과가 있다고 추정된다.
열 시 3배 이상의 굽힘 탄성률 값을 나타낸다. 이러한 탄성률은 한편, 판 두께 방향의 열 팽창계수에 관해서도, R-1515B는 약
기판재료의 리플로 및 2차 가공 시의 버, 변형저감에 효과가 있 30ppm/℃로서 범용 FR-4 재료(약 65ppm/℃)에 비해 대폭 저
다고 추정된다. 감되고 있으며 스루홀의 도통 신뢰성 향상 등에 효과를 보이고
있다.
4. 열 팽창계수
기판재료에 요구되는 특성으로, 가열 시의 치수안정성과 열 팽 5. 내열성
창계수 저감이 있다. R-1515B는 매우 높은 내열성을 갖고 있다. 이것은, 예를 들면
유기재료 기판이므로 가열에 의한 열 팽창은 커지지만, 이번에 JIS C6481의 오픈 내열성에서 범용 FR-4가 통상 240℃, 60분

표 2. R-1515B의 기본 특성

특성 항목 측정 방법 측정 조건 R-1515B

TMA 180
Tg (℃)
DMA 205
CTE-X1 40∼150℃ 12
CTE-Y1 12
(ppm/℃) TMA ″
CTE-Z1 30
″
CTE-Z2 200∼280℃ 140
인장강도 (kgf/mm2) JIS K6911 상태 23*1
20℃ 2,700
60℃ 2,600
2
100℃ 2,550
굽힘 탄성률 (kgf/mm ) JIS K6911
160℃ 2,250
200℃ 1,450
250℃ 1,050
굽힘 강도 (kgf/mm2) JIS C 6481 상태 47
동박 필 강도 (kgf/cm) JIS C 6481 상태 (18㎛ 동박) 1.0
JIS C 6481 1MHz 5.2
비유전율
IPC TM-6502.5.5.9 1GHz 4.8
JIS C 6481 1MHz 0.012
유전정접
IPC TM-6502.5.5.9 1GHz 0.011
체적저항률 (Ω₩cm) JIS C 6481 6.5E＋14
표면저항 (Ω) JIS C 6481 상태 2.9E＋14
절연저항 (Ω) JIS C 6481 8.7E＋13
흡수율 (wt%) JIS C 6481 23℃/24hr 0.12
열 도전율 (W/mK) Laserflash 상태 0.64
난연성 UL94 상태 94V-0

할로겐프리 (Black) High Tg FR-4 판 두께 0.8mm

*1
0.2mm

월간 전자기술 2006₩9 143

 임에 비해 R-1515B는 280℃, 60분을 나타낸다. 유비쿼터스 사회에서의 중심 역할을 담당할 것이라는 점은 의심
또 IPC-TM650‘Time to Delamination(TMA Method)’
에 할 여지가 없다. 마츠시타전공사에서는 반도체 패키지용 기판재
서는 288℃의 T288 평가에서, 범용 FR-4는 1∼5분임에 비해 료로서‘MEGTRON 시리즈’
를 제안, 시판하고 있으며 큰 실적
120분 이상이라는 극히 높은 내열성이 확인되었다. 이렇게 높은 을 쌓고 있다.
내열성은 무연 조건에서의 리플로에도 충분히 적용할 수 있다는 한편, 앞으로 R-1515B 등을‘할로겐프리 시리즈’
로 하여 다
것을 나타낸다. 음 반도체 패키지 기판재료의 기둥으로 육성해 나갈 예정이다.
그리고 향후 점점 고도화되는 시장의 요구에 대응하기 위하여
6. 기판의 다양한 특성 새로운 기판 재료 기술을 개발하는 데 계속해서 노력을 기울일
이번에 개발한 R-1515B의 기판 특성을 표 2의 일람표에 나타 것이다.
낸다.
R-1515B는 CSP, SiP 등의 기판재료에 요구되는 특성을 충분 참고문헌

히 충족시키는 재료라 할 수 있다.

반도체 기술의 진전과 용도 확대는 계속되고 있으며, 앞으로

정정합니다!
본지 2006년 7월호‘연재 (3) - 초보자를 위한 프린트 배선판 기술’131페이지 그림 10의 (a) 부분이 잘못 게재되었습니다.
잘못된 내용으로 혼란을 일으킨 점에 대해 사과 드리며 아래와 같이 정정합니다.

(a) 압연동박 (a) 압연동박

75,000회 후 10만회 후 75,000회 후 10만회 후

(b) 특수 전해동박 A (b) 특수 전해동박 A

그림 10. 접동굴곡시험 후의 동박 표면 크랙 관찰 그림 10. 접동굴곡시험 후의 동박 표면 크랙 관찰

(×) (○)

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