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2014 年 4 月 RESEARCH
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檸殠
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射频与微波
檸檸檸檸檸殠
基于 CMOS
SOI工艺的射频开关设计
蒋东铭 陈新宇 许正荣 张有涛
*
(南京电子器件研究所,国博电子有限公司,南京,
210016)
2013-09-10 收稿,
2013-10-23 收改稿
摘要:采用 0.
18μm SOI工艺技术研制加工的单刀双掷射频开关,集成了开关电路、驱动器 和 静 电 保 护
CMOS
电路。在 DC~6GHz频带内,测得插 入 损 耗 0.
7dB@2 GHz、
1dB@4 GHz、
1.5dB@6 GHz,隔 离 度 37dB@2
GHz、 27dB@6GHz,在 5GHz以 内 端 口 输 入 输 出 驻 波 比 ≤1.
31dB@4GHz、 5:1,输 入 功 率 1dB 压 缩 点 达 到 33
IP3 达到 42dBm。可应用于移动通信系统。
dBm,
关键词:互补金属氧化物半导体;绝缘衬底上硅;射频开关;驱动器;集成
中图分类号:
TN432 文献标识码:
A 文章编号:
1000-3819(
2014)
02-0142-04
RF
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ire,SOS)工 艺 加 工。 这 两 种 工 艺 材 料 均 使 用 半
引 言 绝缘或绝缘衬底,有效地减小了衬底损耗 [1]。
随着 现 代 无 线 通 信 功 能 集 成 度 的 提 高,要 求 系
射频开关是现代无线通信系统中一个关键部 统能够在多个子系 统 及 频 段 间 自 由 切 换,因 此 对 于
件,其主要功能是进 行 收 发 信 道 的 切 换 和 多 通 道 的 T/R 切换开关的复杂 度 和 集 成 度 要 求 也 越 来 越 高。
选择。射频收发系 统 开 关 通 常 要 求 插 损 低、隔 离 度 尽管砷化镓 E/D 工 艺 已 经 解 决 了 驱 动 器 集 成 的 问
高、功率容量大、线 性 度 指 标 良 好,同 时 要 求 覆 盖 较 题,但是对于诸如 SP9T、
SP10T 之 类 复 杂 度 和 集 成
宽的工作频带。为 了 达 到 上 述 要 求,射 频 开 关 常 选 度很高的开关仍 然 难 以 实 现。 因 此,越 来 越 多 的 设
用砷 化 镓 工 艺 或 蓝 宝 石 衬 底 上 硅 (
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ap- 计者试图利用 集 成 度 更 高 的 射 频 CMOS 工 艺 来 设
* 联系作者:
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2 期 蒋东铭等:基于 CMOS
SOI工艺的射频开关设计 143
层绝缘层,然后在 绝 缘 层 之 上 再 加 工 出 各 种 CMOS
器 件。 由 于 SOI 工 艺 解 决 了 传 统 体 硅 工 艺 中 衬 底
损耗及拴锁问题,其衬底材料的成本又较 SOS 工艺
要低,同 时 又 由 于 采 用 CMOS 逻 辑 和 工 艺 制 程,其
集成度又远高于砷化镓工艺,因此 CMOS
SOI工艺
不仅可以用于制作 射 频 开 关,还 可 以 制 作 出 更 为 复
杂的射频 收 发 系 统 [4]。 文 中 使 用 了 0.
18 μm 射 频
SOI工艺,设计了 一 个 集 成 了 驱 动 电 路 的 反
CMOS
图 1 CMOS 倒相器
射式单刀双掷开关。
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SOI开关的电路设计
1 CMOS
CMOS 倒相器的单级 延 迟 时 间 通 常 都 很 小,因
此主要的延迟来自级间。通过计算不同栅宽下的上
文中设计的 CMOS
SOI 开 关 主 要 分 为 三 个 部
升时间和下降时间 以 及 电 平 翻 转 点,就 可 以 得 到 满
分:驱动器电路、单刀双掷射频开关以及静电保护电
足最小延迟以及最佳驱动能力的器件尺寸。
路。驱动电路 部 分 采 用 传 统 的 CMOS 逻 辑 倒 相 器
最终设计得到的驱动器 单 元 如 图 2。 在 该 驱 动
实现,射频开 关 由 厚 栅 氧 NMOS 器 件 组 成,静 电 保
器电路中,在输入的 第 一 级 和 第 二 级 倒 相 器 之 间 插
护电路则采用抗静电二极管实现。
入了一个 NMOS 反馈,其作用是消除输入信号中可
1 驱动器电路设计
1. 能存在 的 毛 刺。 倒 相 器 级 间 推 动 比 控 制 在 1∶2~
1∶3 之间,以 保 证 最 佳 的 驱 动 能 力 和 最 小 的 延 迟。
开关 驱 动 电 路 的 主 要 功 能 是 将 外 部 输 入
驱动器电源 电 压 Vdd 选 用 常 规 CMOS 电 源,电 压 控
CMOS 控制信 号 转 换 为 串 联 和 并 联 的 开 关 器 件 所
制在 1. 5 V 之 间;输 入 驱 动 信 号 低 电 平 为 0
8~2.
需要的互补控制信 号,实 现 控 制 开 关 整 体 通 路 的 导
V,高电平则略低于 Vdd。
通与关断。
图 2 驱动器电路结构
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闭时增加通道隔离度,因此其状态与 T1、
T2 的状态
相反。在 CMOS 工 艺 中,通 常 单 个 MOS 器 件 的 工
作电压和击穿电压 都 比 较 低,因 此 为 了 保 证 开 关 具
有足够的功率容量,开关管需要采用 S
tack 结 构 5 ,
[]
即多个低压器件串联的方式来保证足够的通过功率
和阻断 功 率。 文 中 采 用 的 是 12 个 2.
5V 的射频
NMOS 串联的 S
tack 结构(图 4),每 个 NMOS 的 栅
图 3 单刀双掷开关电路拓扑
极单独连接高值电阻,串 联 支 路 T1/T2 栅 宽 为 2. 5
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5mm。
图 4 S
tack 结构开关
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图 6 CMOS
SOI单刀双掷开关芯片照片
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从测试结果来看,开关在 4GHz以内的频段能
图 5 ESD 保护电路
够满足射频系统所 需 要 的 插 损 和 隔 离 度,同 时 又 能
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够提供足够的功率容 量,在 2GHz频 率 下 测 得 1dB
图 8 开关隔离度性能
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e 图 11 开关时间性能
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串联的外部电阻 过 高 导 致 RC 延 迟 时 间 过 长,因 此
可以通过适当调低栅极串联的电阻来讲开关时间控
制在 1μs以内。
3 结 论
采用 0.
18μm
CMOS SOI工艺,研制开发了单
刀双掷射频开关,具 有 插 损 低、隔 离 度 高、功 率 容 量
大、集 成 度 高 等 诸 多 特 点。CMOS
SOI 工 艺 低 成
图 9 开关功率压缩特性(
f=2GHz)
本、高集成度的优势 有 利 于 开 发 功 能 更 加 复 杂 的 系
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统,可以满足射频频 段 内 各 种 民 用 无 线 通 信 系 统 的
需求。
关引出端口进行 了 抗 静 电 试 验。 试 验 结 果 表 明,开
关内部的 ESD 电 路 有 效 地 保 护 了 各 个 薄 弱 引 出 端 参 考 文 献
口,抗静电能力高于 2
000V(HBM),远高于一般的
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砷化镓开关。
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从目 前 测 得 的 开 关 时 间 来 看,开 关 导 通 和 关 断
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的延迟在 1~2 μs 之 间,略 大 于 射 频 系 统 的 要 求。
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152-155.
分析电路发现,主要问题在于本设计中 NMOS 栅极
(下转第 162 页)
162 固 体 电 子 学 研 究 与 进 展 34 卷
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9-11):1231- 士研究生,主要从 事 光 电 设 计 方 面 的 研
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(上接第 145 页)
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2007 年毕 业 于 东 南 大 学 电 路 与 系
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st,2012,:
288-291.
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