G901:A-0005766652

석사학위 논문

지도교수 황 진 하

ZnSnO를 기반으로 한 산화물 박막트랜지스터의

제작 및 물리/화학적 특성평가 연구

Fabrication and Physical/Chemical characterization of

ZnSnO-Based Oxide Thin Film Transistors.

홍익대학교 대학원

신소재공학과

도 우 리

2013년 06월 28일

ZnSnO를 기반으로 한 산화물 박막트랜지스터의
제작 및 물리/화학적 특성평가 연구

Fabrication and Physical/Chemical characterization of

ZnSnO-Based Oxide Thin Film Transistors.

이 논문을 석사학위 논문으로 제출함

2013년 06월 28일

홍익대학교 대학원

신소재공학과

도 우 리
도우리의 석사학위 논문을 추천함.

2013년 6월 28일

지도교수 황 진 하

홍익대학교 대학원
도우리의 석사학위 논문을 인준함.

심 사 위 원

심사위원장 양 희 선 (印)

심사위원 이 재 호 (印)

심사위원 황 진 하 (印)

홍익대학교 대학원
 차 례

국문요약 ·
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표차례 ·
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제 1 장 서론 ·
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제 2 장 이론적 배경 ·
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2.1 ZnSnO (ZTO) ·

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2.2 스퍼터링 ·
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2.2.1 스퍼터링의 원리 ·
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2.2.2 스퍼터링의 원리 ·
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2.2.3 라디오 주파 스퍼터링 (Radio Frequency-Sputtering) ·

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2.3 박막 트랜지스터 ·
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2.3.1 트랜지스터의 배경 및 역사 ·
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2.3.1.1 비정질 실리콘 박막 트랜지스터 기술 ·

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··13

2.3.1.2 저온 다결정 실리콘 박막 트랜지스터 기술 ·

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2.3.1.3 산화물 박막 트랜지스터 기술 ·

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2.4 박막 트랜지스터의 구조 및 동작 특성 ·
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2.4.1 박막트랜지스터의 기본구조 ·

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2.4.2 박막트랜지스터의 동작 특성 ·
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 2.4.2.1 선형영역 ·
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2.4.2.1 포화영역 ·
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2.4.2.3 박막트랜지스터의 특성평가 ·

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제 3 장 실험 및 분석 방법 ·
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3.1스퍼터링 방법을 이용한 ZnSnO 증착 ·

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3.2 ZnSnO 단일박막의 소자평가 ·

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3.2.1 광학적 특성 평가 ·
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3.2.1.1 타원분광법 (Spectroscopic Ellipsometry) ·

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3.2.3 구조적 특성 평가 ·
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3.2.2.1 원자력 현미경 (Atomic Force Microscopy) ·

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3.2.3 화학적 특성 평가 ·
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3.2.3.1 X선 광전자 분광법 ·

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3.3 박막 트랜지스터 소자 제작 ·
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3.3.1 게이트 절연막 식각공정 ·

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3.3.2 스퍼터링 공정을 이용한 ZnSnO 증착공정 ·

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3.3.3 노광공정 ·
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3.3.4 열 증착 공정 ·
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3.3.5 리프트 오프 공정 ·
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3.4 변수에 따른 박막 트랜지스터의 소자 특성 분석 ·

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3.4.1 채널층 두께 변수에 따른 소자 특성 ·

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3.4.2 게이트 절연막 식각공정 ·

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3.4.3 Gate oxide 두께 변수에 따른 소자특성 ·

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 3.4.4 측정 시 인가되는 온도에 따른 소자특성 ·
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제 4 장 결과 및 고찰 ·
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4.1 ZnSnO 단일막 분석 ·

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4.1.1 타원분광법 (Spectroscopic Ellipsometry) 분석 ·

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4.1.2 전계방사형 주사전자 현미경 (FE-SEM) 분석 ·

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4.1.3 X선 광전자 분광법 (XPS) 분석 ·

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4.1.4 XRD 분석 ·
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4.2 9가지 스퍼터링 공정조건으로 진행한 박막 트랜지스터 소자

특성 결과 ·
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4.3 채널층 두께 변수에 따른 박막 트랜지스터 소자 특성결과 ·52

4.4 Gate oxide 두께 변수에 따른 박막 트랜지스터 소자 특성 결

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4.5 열처리(산화, 환원) 온도에 따른 박막 트랜지스터소자 특성

결과 ·
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4.6 측정 시 스테이지에 인가되는 온도에 관한 소자특성 결과 ·60

제 5 장 결론 ·
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참 고 문 헌·
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Abstract ·
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 국문요약

산화물 반도체를 대면적 기판에 높은 효율로 증착하기 위하여 스퍼터링

(sputtering) 방식을 이용한다. 스퍼터링은 공정이 비교적 간단하고 저온 공정이

가능하다. 이와 같이 비정질 산화물 반도체 (AOS : Amorphous Oxide

Semiconductor)는 높은 이동도와 낮은 공정 온도, 제작비용이 적다는 장점으로,

투명 박막 트랜지스터로의 적용에 대한 관심이 높다. 본 연구에서는 비정질 투명

산화물 반도체를 이용하여 단일 막의 특성을 평가하고, 트랜지스터 소자로의 제작

및 특성 평가함에 중점을 두었다.

단일 막 특성평가는 알파스텝을 이용하여 증착물질의 증착속도를 계산하고 타

원분광법(Spectroscopic Ellipsometry)을 통해 밴드 갭을 측정하였다. 원자력 현미

경(Atomic Force Microscopy) 분석을 통해 막질 및 표면 상태를 확인하고, X선

광전자분광법(X-ray Photoelectron Spectroscopy)을 통해 ZnSnO 박막의 화학 양

론적 상태를 확인하였다.

투명 산화물 반도체를 이용하여 박막 트랜지스터 소자를 제작하고 그 특성을 평

가하기위해, N-type 물질로는 스퍼터링 증착법을 이용한 ZnSnO 박막을 증착한

뒤 박막 트랜지스터 소자로써의 성능을 평가하였다.

스퍼터링의 증착조건 1) 출력파워(100W), 2) 산소분압(5%), 3) 작업압력(5mTorr)

를 최적화 하고, 채널층의 두께와 열처리 온도, 산화막 두께 변화에 따른 트랜지

스터의 특성을 확인하였다. 또한 측정 시 온도 변화에 따른 박막 트랜지스터 특

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성을 확인하여 ZnSnO 기반의 산화물 박막 트랜지스터의 최적화 특성을 확인하였

다.

본 실험의 결과를 바탕으로 ZnSnO 박막이 박막 트랜지스터 소자로 적용하여

나타나는 특성을 파악함으로써 고성능의 박막 트랜지스터 구현에 적용한다면 공

정 중에 발생하는 오차를 줄일 수 있을 것이라 판단된다. 또한 ZnSnO 박막의

특성을 최적화 하여 차세대 디스플레이에 적용한다면 고성능의 소자를 구현할 수

있으리라 기대된다.

- ii -
 그림차례

그림 2-1 ZnO의 결정 구조 [6] ·

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그림 2-2 ZnSnO (ZTO)의 구조 [7] ·

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그림 2-3 스퍼터링의 원리 ·
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그림 2-4 직류 인가 스퍼터링 시스템 ·

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그림 2-5 라디오 주파 스퍼터링 시스템 ·

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그림 2-6 InGaZnO (IGZO) 원자구조 [22] ·

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그림 2-7 박막 트랜지스터의 단면 모습 [24] ·

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그림 2-8 비정질 실리콘 박막 트랜지스터의 단면도 [24] ·

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그림 3-1 스퍼터링 장비 구조 ·
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그림 3-2 ZnSnO 증착율 구하는 방법 (예: 공정8) ·

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그림 3-3 소스/드레인 전극 패턴 마스크

(a) 폭과 간격이 다른 6가지 전극 패턴

(b) 전극의 폭과 간격 형태 ·
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그림 3-4 열 증착 공정 개략도 ·
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그림 3-5 박막 트랜지스터 소자 제작 과정 ·
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그림 3-6 완성된 박막 트랜지스터 모식도 ·

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그림 3-7 전기적 특성 측정 시 소자 구조 모식도 ·

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그림 3-8 전기적 특성 측정 시 소자 구조 모식도 ·
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그림 3-9 전기적 특성 측정 시 소자 구조 모식도 ·

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그림 3-10 전기적 특성 측정 시의 시편 가열과 소자 구조 모식도 ·

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그림 4-1 ZnSnO의 굴절률를 구하기 위한 그래프 ·

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그림 4-2 열처리 온도에 따른 원자력 현미경 사진 ·

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그림 4-3 As-deposited ZnSnO 박막의 XPS 스펙트럼 ·

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그림 4-4 열처리 온도에 따른 XRD 분석 ·

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그림 4-5 [공정8]의 박막 트랜지스터의 성능 그래프 ·

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그림 4-6 채널층의 두께를 변수로 한 TFT 소자 성능 그래프 ·

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그림 4-7 gate oxide 두께를 변수로 한 TFT 소자 성능 그래프 ·

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그림 4-8 열처리 조건을 변수로 한 TFT 소자 성능 그래프 ·

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그림 4-9 측정 시 스테이지 온도에 따른 TFT 특성 그래프 ·

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- iv -
 표차례

표 2-1 스퍼터링의 장단점 ·

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표 2-2 주요 박막 트랜지스터 공정 방식 비교 ·
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표 2-3 디스플레이 제작용 유리 기판 사이즈의 변천 ·

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표 3-1 9가지 스퍼터링 증착 조건 ·

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표 3-2 채널층 두께에 따른 박막 트랜지스터 소자특성을 분석하기 위한

공정 조건표 (공정8) ·
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표 3-3 열처리 온도 변수에 따른 박막 트랜지스터 소자특성을 분석하기 위

한 공정 조건표 ·
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표 3-4 Gate oxide 두께 변수에 따른 박막 트랜지스터 소자특성을 분석하

기 위한 공정 조건표 ·
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표 3-5 측정 시 인가되는 온도에 따른 박막 트랜지스터 소자특성을

분하기 위한 스퍼터링 조건표. ·

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표 4-1 온도에 따른 ZnSnO의 RMS(Root Mean Square) 값 ·

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표 4-2 ZnSnO 분석 시 성분에 따른 peak와 atomic percent 비교[27] ·

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표 4-3 9가지 공정의 박막 트랜지스터 소자 성능 결과 ·

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표 4-4 채널층 두께를 변수로 한 박막 트랜지스터 소자 성능 결과 ·

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표 4-5 Gate oxide 두께를 변수로 한 박막 트랜지스터 소자 성능 결과 56

표 4-6 열처리 온도를 변수로 한 박막 트랜지스터 소자 성능 결과 (산화) ·

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표 4-7 열처리 온도를 변수로 한 박막 트랜지스터 소자 성능 결과 (환원)

- v -
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표 4-8 측정 시 스테이지 온도를 변수로 한 박막 트랜지스터 소자 성능 결

과·
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- vi -
제 1 장 서론

현재 디스플레이용 산화물 반도체로써 연구되고 있는 재료는 In, Ga, Zn, Sn

등의 금속 성분이 조합된 비정질의 다성분계 산화물이다. 대표적으로 연구되고 있

는 물질은 In-Ga-Zn-O(IGZO), Hf-In-Zn-O(HIZO), Zn-Sn-O(ZTO) 등이 있다. 이들

중에서 In이 함유된 IGZO나 IZO는 높은 전자 이동도 특성을 보여주기 때문에 다

른 산화물 재료에 비해서 많이 연구되고 있지만, In의 희소성에 의해 가격이 높은

것이 단점이다. 반면 ZTO는 In이 포함된 다른 물질과 상응할 정도의 전기적 특성

을 보여주는 동시에 가격 경쟁력도 가지고 있어 차세대 산화물 반도체 물질로 주

목 받고 있다. [1-4]

박막 트랜지스터는 채널층의 반도체 막 재료에 따라 비정질 실리콘 박막 트랜

지스터, poly-Si 박막 트랜지스터, 산화물 박막 트랜지스터, 유기물 박막 트랜지스

터등이 있다. LCD는 박막 트랜지스터를 On, Off 하여 액정에 전압을 가하여 액

정의 방향을 정렬시킴으로써 빛을 투과시키는 전압구동방식이기 때문에 박막 트

랜지스터의 반도체 박막재료로서 전자의 이동속도가 느린 비정질 실리콘을 사용

하여도 상관없다. [5]

그러나 LCD TV의 기술개선은 3D와 초고해상도로 요약되는데, 3D 구현을 위해

서는 최소 240Hz (화면 품질 개선을 위해서는 480Hz 이상) 프레임 구동이 필요

하지만 비정질 실리콘 박막 트랜지스터로는 55인치 120Hz 이상의 프레임 동작이

어려우며 초고해상도 구현을 위해서는 전자이동속도와 개구율 개선이 따라주는

산화물 및 저온 다결정 실리콘 박막 트랜지스터 사용이 필요하다.

Active Matrix Organic Light-Emitting Diode(AMOLED)는 박막트랜지스터가 유

기물 층에 전류를 인가하여 발광시키므로 전자의 이동속도와 전류량에 따라 발광

- 1 -
속도 및 휘도가 달라진다. 또한, AMOLED는 LCD 대비 픽셀 당 TFT 개수가 2배

이상 많기 때문에 전하이동속도가 빨라야 패널의 휘도 및 균일도가 보장된다. 따

라서 전자의 이동속도가 느린 a-Si는 AMOLED TFT의 반도체 박막재료로 적합하

지 않고 전자의 이동속도가 빠르고 보상회로 내장이 가능한 산화물이나 저온 다

결정 실리콘 박막 트랜지스터를 사용한다.

산화물 박막 트랜지스터는 Si와 유사한 전도성을 갖는 IGZO(Indium Gallium

Zinc Oxide) 기반의 투명한 산화물을 사용하여 박막 트랜지스터를 구현하는 기술

이다. 산화물 박막 트랜지스터는 필름 위에 공정이 가능하여 가볍고 유연한 깨지

지 않는 디스플레이를 만들 수 있다. 산화물 박막 트랜지스터의 장점은 기존 비

정질 실리콘 박막 트랜지스터 대비 전자 이동도가 10배 이상 빨라서 UD(Ultra

Definition)급 고해상도와 Narrow Bezel Design의 TV구현이 가능하다. 또한, 투명

한 산화물을 적용하여 투명 디스플레이 제조가 가능하다. 그리고 투명한 산화물

을 적용하여 투명 디스플레이 제조가 가능하고 고해상도 구현을 위해 poly-Si을

형성 시 7~11 Step의 공정이 필요하나, Oxide TFT 적용 시 4~5 Step으로 제조

가 가능하다. 이와 같이 산화물 박막 트랜지스터 기술은 비정질 실리콘 박막 트

랜지스터 제조 수준의 비용으로 저온 다결정 실리콘 트랜지스터에 가까운 성능(전

하 이동도)을 구현할 수 있다는 장점을 가지고 있다. 그러나 산화물 박막 트랜지

스터는 산화물을 증착시킬 스퍼터링 공정이 포함되어있다..

소형 모바일 기기에 채택되는 LCD는 고 해상도화 되고 있다. 고해상도일수록

단위면적당 픽셀의 크기가 작아지고 개수가 많아지므로 픽셀 내의 박막 트랜지스

터의 크기도 작아지게 된다. 박막 트랜지스터가 작아지면 저항이 증가하여 전류가

작아져 박막 트랜지스터의 On/Off 속도가 느려지게 되며, 픽셀 개수가 많아지면

표시 속도가 떨어지게 된다. 따라서 고해상도 LCD는 비정질 실리콘 박막 트랜지

- 2 -
스터 보가 보다 전자 이동도가 빠른 산화물 소재를 사용해야 하며, UD급 대형

LCD TV에도 산화물 박막 트랜지스터를 사용해야 한다.

현재 디스플레이용 산화물 반도체로써 연구되고 있는 재료는 In, Ga, Zn, Sn

등의 금속 성분이 조합된 비정질의 다성분계 산화물이다. 대표적으로 연구되고 있

는 물질은 In-Ga-Zn-O(IGZO), Hf-In-Zn-O(HIZO), Zn-Sn-O(ZTO) 등이 있다. 이들

중에서 In이 함유된 IGZO나 IZO는 높은 전자 이동도 특성을 보여주기 때문에 다

른 산화물 재료에 비해서 많이 연구되고 있지만, In의 희소성에 의해 가격이 높은

것이 단점이다. 본 연구에서는 In이 포함된 다른 물질과 상응할 정도의 전기적 특

성을 보여주는 동시에 가격 경쟁력도 가지고 있어 차세대 산화물 반도체 물질로

주목 받고 때문에 ZnSnO 기반의 박막트랜지스터(Thin Film Transistor)를 제작하

여 전기적 특성을 분석하고, 차세대 디스플레이 소자로써의 성능을 확인해 보았

다.

이 외에도 단일박막의 특성분성을 위하여 타원분광법(Spectroscopic

ellipsometry)을 이용하여 두께와 밴드 갭(Band gap)을 분석하였고 선 광전자분광

법(X-ray photoelectron spectroscopy), 원자력 현미경(Atomic Force Microscopy),

주사 전자 현미경(Scanning Electron Microscope, SEM)을 통해 재료의 물리적,

화학적, 광학적인 특성을 분석했다.

- 3 -
제 2 장 이론적 배경

2.1 Zn-Sn-O

ZnSnO는 ZnO와 SnO의 화합물로, 투명 산화물 박막 트랜지스터의 채널층으로

활발히 연구되고 있는 물질이다. 투명 산화물 반도체는 특성상 채널층은 큰 밴

드 갭을 지니면서 캐리어이동도가 좋기 때문에, 가시광선 영역에서도 투명한 특성

을 가지고 있다. ZnSnO를 이루는 ZnO는 상온에서 3.37eV의 넓은 밴드 갭을 가

지고 있기 때문에 가시광선 영역에서 투과성을 가지며 ZnO의 결정 구조는 O 이

온이 hexagonal site에 위치하고 Zn 이온이 tetrahedral interstitial site에 위치한

Wurtzite 구조를 가지고 있다.

그림 2-1 ZnO의 결정구조 [6]

- 4 -
 그림 2-2 ZnSnO(ZTO)의 구조 [7]

ZnSnO(ZTO)는 일반적으로 n-type 반도체로 Trigonal Perovskite 구조를 가진

ZnSnO3 와 spinel 구조를 가지는 Zn2SnO4의 두 가지 결정상을 가진다. 600도 이

하에서 ZnSnO3 구조가 안정하며 이보다 더 높은 온도에서는 Zn2SnO4와 SnO2로

분해된다. [8]

산화물 반도체의 1차원 나노 구조는 전자학과 광학에 대한 고유의 특성 때문에

각광을 받아오고 있다. 그 중에는 ZnO와 SnO2같은 2 성분계 산화물이 연구 되어

왔다. 그러나 삼성분계 산화물이 더 좋은 특성을 보이지만 2 성분계 산화물에 비

해 연구가 미흡하다. [9,10]

Zn2SnO4(Eg=3.6eV)는 높은 전자 이동도와 전기적 전도도와 낮은 가시광 흡수

도를 갖는 훌륭한 기능적 재료이다.[11,12] 이 물질은 박막 광전지소자와 평판 디

스플레이, 박막 태양전지와 가스 센서로 이용 되는 투명 전도성 산화물의 대체물

- 5 -
로 연구되어왔다. [13,14]

2.2 스퍼터링 (Sputtering)

스퍼터링 장치는 현재 반도체 산업체에서 보편적으로 이용되는 장비이며 높은

에너지를 갖는 미립자들에 의한 충돌에 의해 타겟(target) 물질의 표면으로부터 원

자들이 떨어져 나오는 메커니즘으로 설명되어질 수 있다. 이 증착 방법은 Al, Al

합금, Pt, Au, Ti: W, 그리고 W과 같은 금속 박막의 증착에 많이 사용되며 이 외

에도 SiO2와 같은 비전도성 물질의 증착에도 사용할 수 있다. 이러한 스퍼터링의

장단점을 다음 표 2-1에 나타냈다.

표 2-1 스퍼터링의 장단점

- 넓은 면적의 target을 사용할 경우 wafer 전 면적에 걸친 고른 박막의

증착이 가능.

- 박막의 두께 조절이 용이.

장 점
- 합금 물질의 조성은 evaporation에 의해 제조된 박막보다 더 정확하게

조절 가능.

- 합금 물질을 증착하기 위한 많은 target 물질들이 있음.

- 높은 설치비용.

단 점 - 몇몇 물질의 경우(SiO2) 증착 속도가 매우 느림.

- 공정이 저 진공상태에서 수행되므로 다른 불순물에 의한 오염 가능성.

- 6 -
2.2.1 스퍼터링의 원리

Target Target Atoms

Ionized molecule + + +
Plasma

+
Sputtered Atom
Ionized molecule

Neutralized
molecule

Sputtered Atom

Thin film

Substrate Substrate

그림 2-3 스퍼터링의 원리

일반적으로 스퍼터링 공정은 이온들이 생성되어 타겟 쪽으로 이동을 하게 되고

이동한 이온들은 타겟에 충격을 가하게 되며, 이러한 작용을 받은 타겟의 원자들

이 타겟으로부터 떨어져 나와 기판으로 이동하게 된다. 이렇게 이동한 원자들은

기판위에서 응축하게 되고 결국에는 얇은 박막을 형성하게 된다.

- 7 -
2.2.2 직류 인가 스퍼터링 (D.C Glow Discharge Sputtering)

가장 간단한 스퍼터링 구조로서 전도성 물질의 스퍼터링에 사용된다. 이 구조의

가장 큰 단점으로는 비전도성 물질의 스퍼터링이 불가능하다는 것이지만 가장 일

반적으로 손쉽게 사용할 수 있다는 것이 장점이다. 또한 이 장치는 반응성 스퍼

터링(reactive sputtering)에는 적합하지 않은데, 이러한 이유로는 타겟 표면에 절

연물을 형성함으로써 타겟의 오염을 유발시킬 수 있기 때문이다.

Power +
Supply
Cathode
(Target)

Plasma
+

Chamber
Substrate

그림 2-4 직류 인가 스퍼터링 시스템

- 8 -
2.2.3 라디오 주파 스퍼터링 (ㄲRadio Frequency-Sputtering)

직류 인가 스퍼터링의 가장 큰 단점은 절연물질의 증착이 불가능하다는데 있다.

이러한 절연물질들을 스퍼터링에 의해 박막을 형성시키기 위해서는 직류 전원이

아닌 다른 전원을 사용하여야 하는데, 교류 전압을 사용하는 경우 이러한 절연

물질을 이용한 박막의 증착이 가능하게 된다. 이와 같은 라디오 주파 스퍼터링

의 주파수는 13.56MHz 이고 계락도를 그림 2-5에 나타내었다.

Blocking
capacitor
Matching
network
Forward Reflected
power power
Target

Ion
sheath
Plasma Radio-
Vacuum
chamber frequency
rf cable
generator

Baseplate

그림 2-5 라디오 주파 스퍼터링 시스템

- 9 -
2.3 박막트랜지스터

2.3.1 트랜지스터의 배경 및 역사

제2차 세계대전 후 레이더의 성능을 개량하기 위해서, 반도체 검파기의 개량이

나 진공관 증폭기 반도체화의 연구개발이 추진되어, 미국의 AT&T 벨 연구소에서

는 1939년에 레이더의 검파기로서 게르마늄 반도체 다이오드가 발명되었다. 반도

체 증폭기 개발 연구도 실시되고 있었는데, 1948년 6월 30일에 AT&T 벨 연구소

의월터 브래튼(Walter Brattain), 존 바딘(John Bardeen), 윌리엄 쇼클리(William

Bradford Shockley)가 소속된 연구팀에 의해 반도체를 사용한 트랜지스터

(transistor)가 발명되었다. 그것은 게르마늄에 가느다란 바늘을 접촉시킨 점접촉형

트랜지스터라고 하는 것이었다.[15]

트랜지스터의 어원은‘변화하는 저항을 통한 신호 변환기(transfer of a signal

through a varister)’로부터 만들어진 합성어이다. 트랜지스터는 반도체를 이용한

전기신호를 증폭하는 소자로, 전자기기 산업에 있어서 가장 중요한 소자이다. 전

계 효과 트랜지스터(field-effect transistor : FET)는 1925년에 캐나다의 리리언필드

(Julius EdgarLilienfeld)에 의하여 개념적인 특허가 출원되어 1930년에 등록되었

다.[16] 그러나 제작이 쉬운 접합 트랜지스터(juction transistor)가 구현되고, 재료

의 한계 때문에 오히려 전계효과 트랜지스터는 그 이후에 구현되었다. 1958년에

는 복수의 트랜지스터를 작은 반도체 기판 상에 만들어 넣어 하나의 부품으로 완

성한 집적회로(Integrated Circuit: IC)를 TI(Texas Instruments)사의 잭 킬비(Jack

- 10 -
Kilby)가 만들어, 집적회로의 제조 기술은 경이적인 발전을 이루어 오늘의 계산기

나 통신 기기, 가전제품에 다수 사용되고 정보화 사회를 지탱하는 중요한 기술로

자라났다. 그 시기에 전계 효과 금속산화물 반도체(MOS-FET: Metal Oxide

Semiconductor-Field Effect Transistor)를 강대원 박사가 1960년 미국 벨 연구소

에서 세계 최초로 개발한 공로가 뒤늦게 알려져 최근에 미국 발명가 명예의 전당

에 헌액 된 것은 뜻 깊은 일이다.

현재 반도체 사업에서 제조원가 및 투자에 가장 결정적인 영향을 미치는 박막

트랜지스터의 backplane은 비정질 실리콘 박막 트랜지스터와 저온 다결정 실리콘

박막 트랜지스터, 산화물 박막 트랜지스터 backplane의 3가지로 구분된다.

비정질 실리콘 박막 트랜지스터의 backplane은 제조가격이 낮고, 기존의 LCD

생산을 위한 라인에서 별도의 추가 공정 없이 backplane 생산이 가능하며, 가동

되고 있는 8세대라인에서 제조가 가능한 장점이 있다. 비정질 실리콘 박막 트랜

지스터의 backplane을 이용하여 Active Matrix Organic Light Emitting

Diode(AMOLED)를 생산할 경우, 소형에서 대형에 이르는 AMOLED를 박막 트랜지

스터LCD보다 저가로 생산할 수 있다. 하지만, 낮은 신뢰성으로 아직까지 비정질

실리콘 박막 트랜지스터의 backplane을 AMOLED 생산에 이용하지 못하고 있다.

현재 AMOLED 생산 및 개발에 가장 많이 이용되고 있는 저온 다결정 실리콘 박

막 트랜지스터(LTPS TFT)의 backplane은 신뢰성이 우수하고 박막 트랜지스터의

특성이 우수한 장점이 있다. 하지만, 제조공정이 복잡하며 유리 기판 크기가 4~5

세대에 국한되어 있어 소형 AMOLED에 주로 적용되고 있다. 그래서 산화물 박막

트랜지스터가 대형 유리 기판에 적용이 가능하고 제조원가가 뛰어날 뿐만 아니라,

- 11 -
전자와 정공의 속도가 빨라 고해상도 구현에 절대적으로 유리해서 크게 주목을

받고 있으며 차세대 박막 트랜지스터 기술로 자리 잡을 것으로 예상된다. 하지만,

최신기술로 신뢰성 이슈가 아직 남아있다.[17]

다음 표는 a-Si TFT, poly-Si TFT, Oxide TFT를 비교한 표이다.

표2-2 주요 박막 트랜지스터 공정 방식 비교

비정질 실리콘 저온 다결정 실리콘 산화물

구분
박막 트랜지스터 박막 트랜지스터 박막 트랜지스터
세대 8세대 4세대 8세대
amorphous
반도체 amorphous Si polycrystalline Si
InGaZnO
TFT uniformity Good Poor Good
TFT type NMOS PMOS(CMOS) NMOS
이동도 1cm2/Vs ~100cm2/Vs >10cm2/Vs
마스크수 4~5 5~11 4~5
제조비용 Low High Low
공정온도 150~350℃ 450~550℃ 150~350℃

- 12 -
2.3.1.1 비정질 실리콘 박막 트랜지스터의 기술

수소화 비정질 실리콘 (a-Si:H)의 박막 트랜지스터에의 가능성을 제시한 것은

스코틀랜드에 있는 Dundee대학의 W.E. Spear와 P.G. Le Comber이다. 그들은

1975년 글로우 방전 플라즈마 CVD(Chemical Vapor Deposition) 장치를 이용하여

증착한 비정질 반도체 박막으로부터 p/n 제어가 가능하다는 것을 보여주었다. 이

것은 a-Si:H 에서는 실리콘 박막 중의 수소에 의해 dangling bond가 종단되기 때

문에 P 또는 B 첨가에 의하여 그 전기 특성을 제어할 수 있다는 것을 보여주는

것이었다.[16] 또 1979년에는 비정질 실리콘을 사용하여 박막 트랜지스터를 제작

하고 그 특성으로부터 이 기술이 active matrix에 적용 가능한 것을 보여주었다.

1981년 비정질 실리콘 박막 트랜지스터가 액정 디스플레이(Liquid Crystal

Display: LCD)의 구동에 사용될 수 있는 가능성을 보여주었다[17]. 이것을 계기로

하여 비정질 실리콘 박막 트랜지스터의 연구개발이 일시에 가속화되는 전기가 되

었다. 1982년부터 각 패널메이커 회사의 비정질 실리콘 박막 트랜지스터 LCD의

시작품 발표가 이어졌다. 샤프는 1983년에 3인치 풀컬러 액정 패널의 시제품을

제작·발표하였다. 또 1986년에는 양산 실용화를 목표로 한 3인치 컬러 TV를 개

발하여 다음 해인 1987년부터 생산·판매를 개시하였다. 그래서 1988년에는 14

인치 TFT-LCD를 개발하였고, 비정질 실리콘 박막트랜지스터 LCD가 음극선관

(Cathode Ray Tube:CRT) 디스플레이를 교체하게 될 차세대 주류가 될 평판 패널

디스플레이(Flat Panel Display: FPD) 기술인 것을 보여주었다.[18]

Ta, Mo, Cr계 등의 고 융점 재료로부터 전기저항이 낮은 Al 계 재료로 교체

- 13 -
되고 있다. 더욱이 액정 디스플레이 개구율 향상을 위해 bus line의 미세화와 기

생용량의 소형화를 기하기 위해 수지층 간 절연막에 의하여 화소 전극을 확대한

SHA(Super High Aperture-ratio) 구조와 박막 트랜지스터 기판과 대향 기판의

alignment 정도의 향상을 위한 것을 포함하여 폭넓게 기술 개발이 이루어지고 있

다. 또 당시에 종래기술만으로는 실현이 곤란하다고 생각 되었던 40인치 이상의

대형 액정 패널 개발도 수행되었다. 두 장의 패널을 한 장과 같이 보이게 연결

결합시키는 ‘seamless multi panel’ 기술과 플라즈마 디스플레이 (Plasma

Display Panel: PDP) 기술을 활용하여 플라즈마로 액정을 addressed하는 PALCD

(Plasma Addressed Liquid Crystal Display)가 개발되었지만 생산까지는 가지 않

았다. a-Si TFT는 제조 프로세가 짧고, 프로세스 온도가 낮기 때문에 대형 유리

기판을 이용한 디스플레이 생산에 적합하다. 표 2-3 에는 LCD를 사용한 유리 기

판 사이즈의 추이를 표시하고 있다. 제1세대(G1) 사이즈의 TFT 액정 패널의 생산

은 1987년에 개시하였다. 또 2009년에 Sharp사의 Sakai 공장에서는 G10 사이즈

의 기판을 가진 액정 패널 생산이 시작되었다. 2009년까지는 22년 동안 유리 기

판의 면적은 0.13m2에서부터 8.7m 으로 68배의 크기 변화가 이루어졌다. 또한

2

유리 두께도 당초에 1.1mm 였던 것이 현재는 0.7mm이며, 최근에는 더 얇은

roll-to-roll용의 수십 μm의 유리 기판도 선보이고 있다. 비정질 실리콘 트랜지스

터의 역사는 한마디로 말하면 유리 기판의 대형화 프로세스의 간략화에 의한 가

격인하, 그리고 안정적인 생산을 위한 process window 확대의 싸움이었다라고

말할 수 있다.

- 14 -
 표 2-3 디스플레이 제작용 유리 기판 사이즈의 변천

Generation Size(mm✕mm) 면적(m2) 개시연도

G1 320✕400 0.13 1987
G2 360✕465 0.17 1991
G3 550✕650 0.36 1995
G4 730✕920 0.67 2000
G5 1,100✕1,300 1.4 2002
G6 1,500✕1,800 2.8 2004
G8 2,160✕2,460 5.3 2006
G10 2,850✕3,050 8.7 2009

2.3.1.2 저온 다결정 실리콘 박막 트랜지스터 기술

비정질 실리콘(a-Si)을 결정화하여 박막 트랜지스터의 성능을 향상시킬 수 있다

고 하면 유리 기판 상에 집적회로 (Integrated Circuit: IC)를 만들 수 있다는 생각

의 연장선상에는 유리 기판을 사용하는 태블릿 PC도 있게 될 것이라고 생각된다.

다결정 실리콘(polycrystalline Silicon: p-Si) 박막 트랜지스터는 비정질 트랜지스터

와 비교하여 전계 효과 이동도가 수백 배 높고, 고주파에서 높은 신호처리 능력

을 발휘한다. 이것을 이용하여 액정 구동뿐만 아니라 전원과 컨트롤러, 센서 등의

회로, 기능소자를 유리 기판 상에 모놀리식(monolithic)하게 형성한다. 이것이

system-on-glass(SOG)개념이다.

저온 다결정 실리콘 박막 트랜지스터의 개발은 IC 프로세스·소자를 모델로 한

고온 다결정 실리콘 박막 트랜지스터로부터 시작되었다. 이것은 석영 기판 상에

1,000℃ 정도의 고온 프로세스에서 박막 트랜지스터를 형성하는 것으로서 주로

뷰 파인더(카메라에 붙어있는 작은 화면) 등의 소형 디스플레이를 위해 개발·양

- 15 -
산되고 있다. 이것을 유리 기판 상에 사용할 수 있도록 저온화가 가능하면 대면

적의 유리 기판 상에도 회로 제작이 가능하다. 이것을 위해서는 600℃ 이하의 저

온 프로세스의 개발이 필요하다. 이것을 목표로 하여 기술적인 모색이 계속되었는

데, 1986년에 Sony의 T. Sameshima에 의하여 발표된 엑시머 레이저 장치를 이

용한 박막 트랜지스터 기술에 의하여 상황이 급변하였다. 질화 실리콘(SiNX)을 알

카리 배리어 막으로 형성한 저알칼리 붕규산 유리(borosilicateglass) 위에 비정질

실리콘 막을 형성한 후 레이저를 이용하여 실온에서 결정화하였다. 얻어진 박막

2
트랜지스터의 특성은 1) 문턱전압(Vth)=3V, 2) 전하이동도(μ)=180cm /V᠊S로 매우

우수한 특성을 얻었다. [19]

이 보고를 계기로 저온 폴리실리콘(Low-Temperature Polycrystalline Si: LTPS)

의 연구개발이 한층 가속되었다. 저온 폴리실리콘에서는 고온 폴리실리콘의 고온

프로세스가 저온처리로 치환된다. 사용되는 유리 기판은 열팽창 계수가 단결정 실

리콘 기판과 가까워서 내열성이 우수한 알루미나 실리케이트계의 재료이다. 우선

유리 기판 상에 SiO2 등의 절연막을 하지층(buffer layer)으로 형성한다. 다음으로

Plasma Enhanced Chemical Vapor Deposition(PECVD)으로 실리콘 박막을 형성

한다. 그 후에 실리콘 막을 레이저에 의하여 결정화하지만 그 막 중에는 수 %의

수소를 포함하고 있어서 그대로 레이저 조사를 행하게 되면 막이 벗겨질 위험이

있기 때문에 우선적으로 탈수소 열처리를 해두어야 한다. 레이저는 고출력 엑시머

레이저(KrF : 248nm 또는 XeCl : 308nm)를 사용한다. 이 장치는 수십 나노초의

극단자 간에 실리콘을 용융시킬 정도의 대출력을 내는 것이 가능하여 용융·재결

정에 필요한 시간은 불과 100 나노초 정도이다. 그렇기 때문에 buffer 층을 형성

- 16 -
해 두면 유리 기판 상에 대한 손상은 거의 문제가 되지 않는다. [20]

결정화가 완료된 반도체 막은 띠 모양으로 패턴하여 그 위에 게이트 절연막

SiO2를 형성한다. 이때에 반도체 IC 프로세스에서는 열산화에 의하여 절연막을 형

성하지만 박막 트랜지스터에서는 화학적 기상 증착법으로 증착한다. 그 후에 불순

물(P,또는 B)의 도핑과 활성화, 배선·전극의 형성, 층간막·보호막의 형성, 수소

화처리 등의 공정을 거쳐서 박막 트랜지스터 프로세스는 완료가 된다. 이러한 방

법으로 얻어진 전하이동도(μ)는 50~120cm2/V᠊s정도이다. [21]

2.3.1.3 산화물 박막 트랜지스터 기술

산화물 박막 트랜지스터 소자기술에 대한 연구 및 개발은 일본 동경대 Hosono

교수가 2004년 Nature지에 비정질 InGaZnO (IGZO) 박막을 이용한 박막 트랜지스

터 소자 제작을 발표하고 난 이후이다. 특히, 비정질 IGZO 박막의 경우에는

PLD(Pulsed Laser Deposition) 방법을 이용하여 상온에서 증착이 가능하기 때문에

2
플라스틱 기판 위에서도 이동도 10㎠/Vs, Ion/off비 106 (약 10 )의 TFT 특성을 보

여주면서 디스플레이산업 발전에 획기적인 전기를 마련하였다. Hosono교수의 발

표 이후, 전 세계적으로 산화물 박막 트랜지스터의 연구는 매우 활발하게 진행되

고 있다. 최근까지 연구된 내용은 주로 산화물 박막 트랜지스터의 이동도, 게이트

스윙, Ion/off비 등의 디바이스 특성을 개선하기 위한 방안이다.[22]

산화물반도체 물질로는 ZnO, ZnSnO, InZnO, ZnSnO, InGaZnO, ZrInZnO,

HfInGaO 등이 연구되고 있다. ZnO는 산화물반도체 물질 내에서도 상대적으로 높

- 17 -
은 이동도 특성을 보이고 있으나, 상온에서도 비교적 쉽게 결정화가 이루어져 대

면적 균일도 특성 확보에 관한 연구가 더 필요하다. InZnO는 증착조건을 제어해

서 일반적으로 나타나는 전도체 특성이 아닌 반도체 특성의 확보가 가능하지만

아직 전기적 신뢰성 특성의 향상이 요구된다. 이에 반해, IGZO (InGaZnO)는 높은

전자의 이동성과 우수한 신뢰성 등으로 가장 많이 연구되고 있다. [23]

그림 2-6 IGZO(InGaZnO) 원자구조[22]

하지만 IGZO에서 In (Indium)이 희귀금속이고 비싸다는 단점이 있기 때문에 본

실험에서는 In을 포함하지 않은 ZnSnO (ZTO) 물질로 박막 트랜지스터 성능을 확

보하였다.

- 18 -
 산화물반도체 박막 트랜지스터가 주목받고 있는 것은 디스플레이산업 전반에

걸쳐 일어나고 있는 변화와 밀접한 관계를 가지고 있다. 요즘 TV시장은 스마트TV

와 함께 3D-TV, AMOLED-TV가 중요한 화두가 되고 있다. 영화 '아바타' 이후 실

감영상에 대한 시장의 관심이 매우 높은 상황 속에서, 3D-TV가 제대로 구현되기

위해서는 480Hz(1초에 480장의 화면을 전송) 이상의 고속구동기술이 필요하다.

이를 실현하기 위해서는 LCD를 구동하는 TFT(박막트랜지스터)의 소재와 제조공정

에 획기적인 변화가 있어야 한다. 그래서 반도체 산업체에서는 주력인 비정질 실

리콘으로 박막 트랜지스터를 제조하는 공정을 산화물반도체로 대체하고자 시도하

고 있다. 산화물 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터 보다 전자이

동도를 40배 이상 대폭 향상시킬 수 있어 UD 화질(고해상도) 구현이 가능하여,

무안경식 3D-TV 성장을 가속시킬 것이며, 산화물반도체는 상온에서 제작할 수 있

기 때문에 기판을 유리 대신 플라스틱으로 할 수 있어 플렉서블 디스플레이를 구

현할 수 있고, 산화물 물질이 투명해서 투명디스플레이가 가능하며, 실감영상(3D)

을 즐기기 위해서는 60인치 이상의 대형 TV가 유리하기 때문에 11세대라인 투자

가 진행되면서 디스플레이산업에 새로운 성장 동력이 제공될 수 있다.

또한 AMLCD-TV가 발전함에 따라 이를 구동하는 박막 트랜지스터의 속도 증가

가 필수적이다. 해상도 증가에 따라 주어진 시간에 구동해야 하는 박막 트랜지스

터의 개수가 늘어서 1개의 박막 트랜지스터가 동작해야 하는 시간(TFT

turn-on-time)이 줄어들게 된다. 또한 구동속도가 증가하게 되면, 한 화면을 구성

해야 하는 시간(60Hz의 경우 16.6msec, 240Hz의 경우 4.3msec)이 줄어들어, 이

또한 TFT turn-on-time의 감소를 야기한다. 대형화의 경우 소자를 연결하는 배선

- 19 -
의 길이가 길어져 저항이 증가하고 이는 회로속도 지연(RC delay)의 증가로 이루

어진다. 이러한 TFT turn-on-time의 감소는 박막 트랜지스터의 속도 증가를 필요

로 하게 되고 결국 박막 트랜지스터의 이동도 증가가 요구된다.

산화물 박막 트랜지스터가 반도체 산업에 필요한 이유 및 응용 분야를 다음 다

섯 가지로 정리 하였다.

첫째, 차세대 디스플레이로 주목받고 있는 Active Matrix Organic Light

Emitting Diodes(AMOLDE)에서 중대형으로 구현되기 위해서는, 이를 구현하는 박

막 트랜지스터가 대면적 균일도 및 전류 신뢰도가 동시에 만족되어야 한다. 현재

소형 AMOLED에서 사용 중인 저온 다결정 실리콘 박막 트랜지스터의 경우에는

우수한 전류 신뢰도를 보이고 있으나, 대면적 적용 시 균일도 특성의 향상이 필

요하다. 한편 비정질 박막 트랜지스터의 경우에는 대형 AMOLED 적용을 통하여

대면적 균일도 특성은 검증되었으나, 전류신뢰도 특성에 문제점을 가지고 있다.

이에 비해, 산화물 박막 트랜지스터는 대면적 균일도와 전류 신뢰도를 동시에 만

족할 수 있어 차세대 중대형 AMOLED에 적용될 것으로 판단된다.

둘째, 플렉서블 디스플레이(Flexible display)가 구현되기 위해서는, 열적 내구성

이 유리 기판 대비 열악한 플라스틱 기판 상에 박막 트랜지스터가 구현되어야 한

다. 기존 비정질 실리콘 박막 트랜지스터도 플라스틱 기판 상에 구현하는 기술들

이 발표되었으나, 비정질 실리콘 반도체 물질은 특성상 고온공정을 적용할수록 박

막 트랜지스터 소자의 전기적 특성 및 신뢰성 특성이 우수해진다. 이에 반하여

산화물 물질은 우수한 전기적 특성을 얻기 위하여 고온공정이 아닌 일반 상온공

정에서 이루어진다. 결국, 플라스틱을 기판으로 활용해서 제조할 수 있기 때문에,

- 20 -
플렉서블 디스플레이 구현이 가능하며, 디스플레이산업의 영역을 대폭 확대시킬

수 있는 획기적인 계기를 제공해 줄 것이다.

세 번째 응용처는 투명디스플레이(Transparent display)이다. 비정질 실리콘 반

도체 물질은 가시광 영역을 흡수하여 불투명하지만, 산화물 물질은 상대적으로 높

은 밴드갭을 이용해서 투명한 소자에 적용이 가능하다.

넷째, 고해상도 AMOLED를 구현할 수 있다. 고품질의 영상을 구현하기 위하여

디스플레이의 해상도가 기존 FHD(Full High Definition)에서 UD(Ultra Definition)급

이상으로 발전해야 되고, 동영상 품질을 향상시키기 위하여 구동속도 역시

120Hz(초당 120장의 화면 제공)에서 240Hz 이상으로 발전해야 한다. 이러한 고해

상도와 고속 구동이 진행됨에 따라서 박막 트랜지스터의 구동속도 역시 증가되어

야 하고 이를 위해서는 고 이동도의 박막 트랜지스터가 필요하다. 산화물 박막

트랜지스터는 기존 비정질 박막 트랜지스터 대비 높은 이동도를 보여 고해상도

AMLCD 디스플레이 구동소자로 적용이 가능하다.

다섯째, 산화물 박막 트랜지스터가 고해상도와 고속구동을 구현시켜 줌에 따라,

무안경식 3D-TV의 성장이 가속될 것으로 예상된다. 무안경식 3D-TV의 기술은 오

래 전에 세상에 나왔지만. 해상도 문제에 직면하여 성장하지 못했다. 하지만, 고

해상도 문제가 해결되면, 무안경식 3D-TV가 본격적으로 성장할 수 있는 중요한

기폭제가 될 전망이다. [22]

- 21 -
2.4 박막 트랜지스터의 구조 및 동작 특성

2.4.1 박막트랜지스터의 기본 구조

박막트랜지스터는 1) 채널층 (active layer) 2) 게이트 절연층 3) 소스-드레인 전극,

4) 게이트 전극의 위치에 따라 크게 4가지 구조로 나눌 수 있다. 먼저 게이트 전

극과 소스-드레인 전극이 채널층 양쪽에 있는 스태거드형(staggered type)과 게이

트 전극과 소스-드레인 전극이 채널층의 한쪽 면에 같이 있는 코플라나형

(coplanar type)으로 나눌 수 있다.

그림 2-7 박막 트랜지스터의 단면 모습 [24]

- 22 -
 스태거드형 박막트랜지스터는 소스-드레인 전극이 기판위에 형성되고 활성화층,

절연층, 게이트 전극의 순으로 제작된다. 이 형태는 활성화층 위에 주로 플라즈마

공정에 의해 절연층을 제작하기 때문에 반도체층 계면에서의 결함이 발생할 수

있는 단점이 있다.

코플라나형 박막 트랜지스터는 활성화층 위에 절연층, 게이트 전극 및 소스/드

레인 전극의 순으로 제작한다. 코플라나형은 스태거드형과 마찬가지로 게이트 절

연층 제작 시에 비정질 실리콘에 결함이 생기지 않도록 공정을 최적화 시키고 게

이트와 소스/드레인 사이에 offset (소스-드레인 사이에 게이트가 겹치지 않는 부

분) 길이가 매우 작아야 한다. Offset 길이가 늘어나면 비정질 실리콘의 저항 때

문에 드레인 전류가 급격히 감소한다.

스태거드형과 코플라나형의 제작순서를 역으로 한, 역스태거드형(inverted

staggered type)과 역코플라나형(inverted coplanar type) 구조가 있다. 이러한 역

스태거드형은 비정질 실리콘 박막트랜지스터에 가장 많이 사용된다.

박막 트랜지스터에서의 동작 영역은 MOSFET (Metal Oxide Semiconductor

Field Effect Transistor)와 JFET (Junction Field Effect Transistor)에서와 마찬가지

로 크게 선형 영역 (linear region)과 포화영역 (saturation region)의 두 가지로 구

분된다. 드레인 전압이 작을 때는 드레인과 소스 사이의 전류 전압 특성이 기본

적으로 오믹(ohmic) 특성을 나타내며, 따라서 드레인 전류는 드레인 전압에 비례

하게 된다. 한편, 높은 드레인 전압에서는 드레인 전류가 드레인 전압의 증가에

관계없이 일정한 값을 가지는 포화영역을 나타낸다. 다음 그림 2-8은 비정질 실

리콘 박막 트랜지스터의 단면도를 나타내었다.

- 23 -
 그림 2-8 비정질 실리콘 박막 트랜지스터의 단면도[24]

2.4.2 박막 트랜지스터의 구조 동작 특성

2.4.2.1 선형영역

Gradual-channel 근사를 사용하게 되는데, 이는 그림 2-8 에서와 같이 x 방향

(수직축)의 전기장 성분은 채널 (channel)을 형성시키고, y방향(수평축)의 전기장

성분의 비정질 실리콘을 통한 드레인 전류를 흐르게 하는 역할을 하며, 채널의

폭이 소스에서 드레인 쪽으로 천천히 변화한다. 즉 채널의 폭은, x 축에 있는 게

이트 전압에만 영향을 받고 y 축에는 무관하다는 가정이다. [23]

게이트 전압이 문턱전압(threshold voltage, Vth)보다 클 경우, 즉 채널 내에

- 24 -
mobile carrier가 유도 되었을 경우에는 mobile charge Q1와 게이트 전압 VG

사이의 관계는 다음과 같이 나타낼 수 있다.

             (2-1)

여기서,    는 채널에서의 게이트 절연막 정전용량이다. 식(1)은 채널

전압이 0일 때의 경우인데, 실제로는 y 지점에 드레인 소스 사이의

바이어스(bias)에 의해서 potential이 형성되어 있으므로 채널에 유도된

전하는 다음과 같이 수정 된다.

               (2-2)

한편, majority carrier에 의한 채널 전류는 다음과 같이 쓰인다.

         (2-3)

여기서,  는 채널의 폭이며   는 y 축방향의 전기장이다. 이 식은 다음

식에서 확산 성분을 무시한 형태이다.

 
          
 

이제      와 식(2-2)를 식(2-3)에 대입하면

               (2-4)

이고, 이를    에서  까지,    에서   (드레인 전압)까지 적분하면

 
                  (2-5)
 

을 얻을 수 있다. 식(2-5)에서 이때의  는 드레인 전류,   는 게이트 전

압 그리고   는 드레인 전압니다.  와  은 각각 TFT 채널의 폭과 길이

이고,   는 게이트 절연막의 단위 면적당 캐패시턴스이고  은 전자의

전계효과 이동도이다.

- 25 -
식(5)에서   가 매우 작은 선형 영역(   <   )에서는


               (2-6)


로 표시된다. 선형영역에서 박막 트랜지스터의 전계 효과이동도  는 식

(2-6)을 이용하여 구할 수 있다. [25]

2.4.2.1 포화영역

만약 드레인 전압이 커져서 게이트 전압이 중성화되게 되면 채널이 드레인쪽으

로부터 사라지게 되고 (pinch off), 드레인 전류가 더 이상 증가하지 않는 결과가

나타나게 된다. 그러므로 앞에서 구한 선형영역에서의 드레인 전류가 더 이상 맞

지 않게 된다. 이러한 상황은   를  으로 놓음으로써 다시 만족 되어질

수 있고 결국           을 식2-5에 대입하면

    
         (2-7)


이 된다.    는 드레인 전류가 포화될 때의 드레인 전압이다. 식(7)을 이

용하여 포화영역에서의 전계효과 이동도를 구할 수 있다. 비정질 실리콘

박막 트랜지스터의 전계효과이동도는 대부분 식2-7을 이용하여 구한다.

게이트 전압 스윙(swing)  는 드레인 전류  를 10배 증가시키기는 필요

한 게이트 전압   으로 다음과 같이 정의 된다.

 
  (2-8)
log 

- 26 -
트랜스컨덕턴스 (0Transconductance,   )을 이용하여 전계효과 이동도를

구하는 방법은 MOSFET이나 다결정 실리콘 TFT에서 주로 사용하며, 다

음과 같이 정의된다.

 
  ≡                 (2-9)
  

이때의  는 드레인 전류,   는 게이트 전압   는 드레인 전압니다. 

와  은 TFT 채널의 폭과 길이이고,  는 게이트 절연막의 단위 면적당

캐패시턴스이고  은 전계 효과 이동도이다.    는 드레인 전류가 포화될

때의 드레인 전압이다. [26]

2.4.2.3 박막 트랜지스터의 특성

소자특성을 평가하는 성능지수로는 전계효과이동도 (Field effect mobility), 문턱

전압 (Threshold voltage), 전류 점멸 비 (on-off ratio), 문턱전압 기울기

(subthreshold swing) 이 있다. 전계효과이동도는 트랜지스터의 성능을 평가하는

요소 중 가장 중요하며, 단위 전계에 의하여 이동하는 거리를 나타낸다. 문턱전압

은 트랜지스터에서 채널을 형성하기 위해 필요한 최소 전압이고, 전류 점멸 비는

소자가 켜짐 상태일 때 흐르는 전류를 꺼짐 상태일 때의 전류로 나누어 준 값이

다. 그 값이 클수록 소자의 스위칭 효과가 증가한다. 트랜지스터에서 문턱전압 이

하에서는 전류가 흐르지 않는 것이 이상적이지만 실제 소자에서는 문턱전압 아래

에서 약간의 전류가 흐른다. 문턱전압 기울기의 경우는 전류의 값이 10배 증가하

- 27 -
는데 필요한 전압을 말한다. 전압의 변화가 작을수록 전류의 흐름이 큰 폭으로

증가하는 소자가 좋은 트랜지스터라고 할 수 있다.

제 3장 실험 및 분석 방법

3.1 스퍼터링를 이용한 ZnSnO 증착

현재 반도체 업계에서 많이 사용되는 스퍼터링 공정을 통해 기존의 채널층으

로 증착되던 InGaZnO (IGZO) 물질은 높은 전자 이동도 특성을 보여주기 때문에

다른 산화물 재료에 비해서 많이 연구되고 있지만, In의 희소성에 의해 가격이 높

은 것이 단점이다. 반면 ZnSnO는 In이 포함된 다른 물질과 상응할 정도의 전기

적 특성을 보여주는 동시에 가격 경쟁력도 가지고 있어 본 연구에서 스퍼터링 공

정을 통해 ZnSnO 증착 실험을 진행하였다. 본 연구에서 사용한 스퍼터링 공정은

RF 스퍼터링으로 13.56MHz의 고주파를 사용하고 그림3-1과 같은 구조의 장비에

서 실험을 진행하였다.

- 28 -
 그림 3-1 스퍼터링 장비 구조

본 연구에서 사용되는 ZnSnO 물질은 ZnO와 SnO가 3:1의 비율로 혼합된 타겟

을 사용하였고 박막 트랜지스터 특성 실험을 위해 스퍼터링의 증착조건 1) 전력,

2) 산소가스 분압, 3) 작업압력을 나누어 9가지 조건으로 진행하였다.

스퍼터의 챔버 내에 시편을 장착하고 최저 도달 압력을  ×   Torr

로 진행하였다. 스퍼터 공정은 총 9가지 공정으로 플라즈마를 위한 아르곤

가스 와 산소 가스의 합을 총 70sccm으로 주입하고 1) 전력을

50W~100W, 2) 산소 분압을 0% ~ 5% 3) 작업압력을 5mTorr ~

9mTorr로 변수를 두어 공정을 나누어 실험을 진행하였다. 다음 표 3-1은

9가지 스퍼터 공정의 증착 조건이다.

- 29 -
 표 3-1 9가지 스퍼터링 증착 조건

O2 partial pressure Working pressure

# Power (W)
(%) (Torr)
공정1 75 2.5 7
공정2 100 0 9
공정3 50 0 5
공정4 50 0 9
공정5 50 5 5
공정6 100 0 5
공정7 50 5 9
공정8 100 5 5
공정9 100 5 9

각 공정마다 증착률 구하기 위해 1200초, 1800초, 2400초를 증착한 뒤 알파

스텝으로 두께를 측정하고 각각의 공정에서 X축을 시간 Y축을 두께로 하여 기울

기와 Y절편을 구하였다.

- 30 -
 120
y=0.031x+3.916
110
x=time
y=thickness
Thickness [nm]
100

90

80

70

60

50
1000 1500 2000 2500
Time [sec]
그림 3-2 ZnSnO의 증착률을 구하는 방법
(예:공정8)

각 공정마다 증착율을 구한 이유는 박막 트랜지스터 제조 시 채널층의 두께를

고정하기 위함이다. 또한 ZnSnO 단일박막의 광학적/구조적/화학적/전기적 특성평

가를 위해 표 3-1의 공정8 (박막 트랜지스터 성능이 가장 우수함) 조건으로 스퍼

터링 방법을 이용하여 증착하여 진행하였다.

3.2 ZTO 단일 박막의 소자평가

3.2.1 광학적 특성 평가

- 31 -
3.2.1.1 타원분광법 (Spectroscopic Ellipsometry) 분석

편광상태의 변화를 분석하여 시편이 지닌 정보를 찾아내는 기술로 편광파와 시

편과의 광학적 간섭 현상을 이용하여 박막의 광학 특성을 평가할 수 있는 방법으

로 시편의 두께 뿐 만 아니라 굴절율과 흡수율을 포함한 광학 계수 측정 및 계산

할 수 있는 유용한 광학 특성 분석 기법이다.

타원분광법 사용 장비는 타원분광기 (HORIBA, UVISEL-M200model, Higashi

-Kanda, Japan)을 이용하여 두께를 측정하였으며, 측정된 분광데이터는 1.5 eV에

서 5 eV까지의 범위를 0.05eV의 간격을 두었다. 파장은 240nm에서 850nm까지의

범위에서 측정하였다.

3.2.2 구조적 특성 분석

3.2.2.1 원자력 현미경(Atomic Force Microscopy) 분석

스퍼터링 공정은 여러 가지 다른 재료에서 성막속도가 안정되고 비슷하며 균일

한 성막이 가능하기 때문에 step coverage가 좋다. 따라서 이를 공정에 변수를

두어 균일성을 판단하고 2차원 및 3차원의 표면 거칠기 등을 보기 위해 원자력

현미경 (PSIA, XE150, Santa Clara, CA)분성을 하였다. 스캐닝 범위는

 ×  를 하였고 거칠기 및 표면의 표준편차를 알려주는 RMS (Roots

Mean Square)데이터를 확인하였다.

- 32 -
3.2.3 화학적 특성평가

3.2.3.1 X선 광전자 분광법 (X-ray Photoelectron Spectroscopy)

ZTO 박막의 화학적 성분, 화학적 결합 그리고 Carbon량의 함유량 및 Zn

(Zinc), Sn (Tin), O (Oxide) 원자 비율 등을 알기 위해 XPS (X-ray Photoelectron

spectroscopy)를 이용하여 분석하였다. XPS 분석은 시편에 조사되는 X-선 광전자

분광기(+-Thermo Fisher Scientific, K-alpha model, Rockford, IL)를 사용하였다.

3.3 박막 트랜지스터 소자 제작

3.3.1 게이트 절연막 식각공정

본 실험에서 As 이온이 높게 도핑 된 (100) n-type Si 웨이퍼를 사용하였다.

이는 비저항이 0.003 ~ 0.005 ohm·cm로 저항이 낮아 게이트 전극으로의 적용

이 용이하다. 게이트 절연막으로 열 산화막 (Thermal oxidation)방법을 통해 웨이

퍼 위에 증착 된 SiO2를 사용하였다. SiO2 박막이 3000Å이 올라간 막을 BOE

(Buffered Oxide Etchant)를 이용하여 원하는 두께로 식각하였으며 증류수에 6 :

1로 희석하여 사용했다. 1000Å의 두께를 얻기 위해 약 2분 10초가 소요된다.

- 33 -
3.3.2 스퍼터링 공정을 이용한 ZnSnO 증착공정

n+ silicon위에 게이트 절연막이 약 1000Å 두께로 식각된 시편을 준비한다. 이

를 스퍼터링 법을 통해 ZnSnO (ZTO) 박막을 상온에서 증착 하였다. 이때, 준비된

삼된 지름이 4인치 ZnSnO 타겟은 ZnO : SnO = 3 : 1로 구성되어졌다.

앞의 표 3-1의 9 가지 공정에서 준비된 샘플 (gate oxide 1000Å/n+ silicon)

위에 채널층으로 30nm로 ZnSnO (ZTO)을 증착한다.

3.2.3 노광공정

상부 전극인 소스/드레인 전극을 형성하기 위하여 노광 공정의 과정이 진행된

다. 노광공정에 앞서 ZnSnO 박막의 열처리가 Air 분위기에서 1시간동안 진행된

다.

노광공정은 첫 번째 단계로 스핀코팅 방법을 이용하여 HMDS (Hexa Methyl Di

Silazane)를 도포한다. HMDS를 도포하는 목적은 이후 도포 될 PR (Photo Resist)

와의 접착력을 강화하기 위해서이다. 이때 조건은 3000rpm의 속도로 30초를 유

지한다. 같은 조건으로 PR (S1805, SHIPLEY, US)을 이용하여 시편에 코팅을 한

다. 두 번째 단계로 PR 코팅을 마친 시편은 95℃로 유지 된 오븐에 15분 건조

과정을 거친다. 15 분이 지난 후 노광을 하기 전에 클로로벤젠에 약 3 분 간 담

가둔 후 질소 블로잉을 한다. 세 번째 단게로 소스/드레인 전극의 마스크를 이용

하여 UV에 7.5초 동안 노출시키는 노광공정을 진행한다.

- 34 -
 그림3-3 소스/드레인 전극 패턴 마스크
(a) 폭과 간격이 다른 6가지 전극 패턴
(b) 전극의 폭과 간격 형태

이 과정을 거친 후 네 번째 단계로 PR에 맞는 현상액을 이용하여 전극을 패터

닝하는 현상 과정을 거친다.

3.3.4 열 증착 공정

소스/드레인 전극의 PR 패터닝을 마친 시편을 열 증착 방법을 통해 Al 전극을

열 증착 장비를 통해 전면에 증착을 하였다. 고진공 펌프인 확산 펌프를 이용하

여 최저 도달 압력을  ×   Torr로 진공을 유지 한 뒤 1000Å두께의 Al

전극을 형성하였다. 그림 3-3은 이때 사용한 열 증착 장비의 모습이다.

텅스텐 보트에 Al 팰릿(Sigma Aldrich, Aluminum pellert 338788,

St.Louis, Mo)을 올린 후 텅스텐 보트에 전류를 인가하면 텅스텐 보트에

열이 발생하여 Al 팰릿을 녹인다. 이때 발생하는 Aluminum vapor가 기판

에 증착이 되며, 두께 센서를 통해 원하는 전극의 증착이 가능하다.

- 35 -
 그림 3-4 Thermal evaporation 개략도
(Diffusion pump : 확산 펌프,Rotary pump : 로터리 펌프)

3.3.5 리프트 오프 공정

Al을 전면에 증착한 시편을 아세톤에 약 3분 담가둔 후 아세톤을 분사하여 시

편에서 PR과 나머지 부분의 Al을 제거한다. 이때 PR이 남아있던 부분은 Al과 함

께 제거 되며 전극 패터닝 된 부분만 Al이 남게 되어 소스/드레인 전극을 형성한

다. 그림 3-5는 박막 트랜지스터 소자 제작의 전 과정을 나타내었다.

- 36 -
그림 3-5 박막 트랜지스터 소자 제작 과정

- 37 -
 그림 3-6 완성된 박막 트랜지스터 모식도

3.4 변수에 따른 박막 트랜지스터의 소자 특성 분석

- 38 -
 본 연구에서는 9가지 스퍼터 공정에서 제작된 박막 트랜지스터의 성능 중 가장

좋은 특성을 갖는 8번 공정의 채널층 증착 조건 1) 출력파워 : 100 W, 2) 산소

분압 : 5%, 3) 작업압력 : 5mTorr에서 ZnSnO를 증착하고 박막 트랜지스터 제작

후 여러 가지 변수를 두어 소자 특성을 분석하였다.

실험에 사용된 소자는 n+ silicon을 하부전극으로 이용하고 BOE 용액으로 3000

Å의 SiO2를 식각 하여 게이트 절연막을 형성하였다. 여기에 RF 스퍼터링 방법을

이용하여 ZnSnO를 증착하여 채널층을 형성하고, 리프트-오프 방법을 통해 소스-

드레인 전극으로 Al를 형성하여 박막 트랜지스터 소자를 제작하였다.

소자의 전기적 특성은 semiconductor parameter analyzer (Agilent, 4155C,

Santa, Clara, CA)를 통해 측정하였다. 소자의 전이 특성을 확인하기 위해 소스-

드레인 전압을 25V로 고정하고 게이트 전압을 -20V에서 40V까지 0.2V 간격으로

측정하였다.

3.4.1 채널층 두께 변수에 따른 소자 특성

본 연구에서는 채널층의 두께가 박막 트랜지스터 소자 특성에 미치는 영향에

대해 분석하였다. 다음 표는 ZnSnO를 스퍼터링 방법으로 올릴 때 사용된 본 연

구의 공통적인 조건을 나타냈다.

표3-2 채널층 두께에 따른 박막 트랜지스터 소자 특성을 분석하기 위한 공정 조건표

- 39 -
Sputtering Working Annealing O2/(Ar+O Dielectric
W/L
Power Pressure Condition 2) ratio Layer

400℃ SiO2
100W 5mTorr 5% 150/10
(Air) 1000Å

그림 3-7 전기적 특성 측정 시의 소자의 구조 모식도

- 40 -
3.4.2 열처리 조건(산화, 환원)에 따른 소자 특성

본 실험에서는 채널층으로 사용된 ZnSnO의 열처리 온도를 변수로 두어 열처리

온도가 박막 트랜지스터 소자 특성에 미치는 영향에 대해 분석하였다. 다음 표는

ZnSnO (zinc tin oxide)를 스퍼터링 방법으로 올릴 때 사용된 본 연구의 공통적인

조건을 나타냈다.

표 3-3 열처리 온도 변수에 따른 박막 트랜지스터 특성을 분석하기 위한 공정 조건표

Sputtering Working Channel O2/(Ar+O Dielectric

W/L
Power Pressure layer 2) ratio Layer

SiO2
100W 5 mTorr 40nm 5% 150/10
1000Å

그림 3-8 전기적 특성 측정 시 소자 구조 모식도

- 41 -
3.4.3 Gate oxide 두께 변수에 따른 소자 특성

본 실험에서 박막 트랜지스터 소자의 gate oxide의 두께를 변수로 두어 gate

oxide의 두께가 박막 트랜지스터의 소자 특성에 미치는 영향에 대해 분석하였다.

실험에 사용된 기판은 As 이온이 헤비 도핑된 n타입 실리콘 웨이퍼를 사용하였

다. 이는 비저항이 0.003 ~ 0.005 ohm᠊cm로 저항이 낮아 게이트 전극으로의 적

용이 용이하다. 게이트 절연막으로는 열 산화 방법을 통해 웨이퍼 위에 증착된

SiO2를 사용하였다. SiO2 3000Å이 올라간 막을 BOE 용액을 이용하여 원하는 두

께로 식각하였으며 증류수에 6 : 1로 희석하여 사용하였다. 식각 후 gate oxide

(SiO2) 두께는 타원분광기 (Nano-view, SE-MG 1000, Ansan, Korea)를 통하여 측

정하였다.

다음 표는 ZnSnO를 스퍼터링 방법으로 올릴 때 사용된 본 연구의 공통적인 조건

을 나타냈다.

표 3-4 Gate oxide 두께 변수에 따른 박막 트랜지스터 소자특성을 분석하기 위한 공정

조건표

Sputtering Working Channel O2/(Ar+O Annealing

W/L
Power Pressure layer 2) ratio Condition

400 ℃
100 W 5 mTorr 40 nm 5 % 150/10
(air)

- 42 -
 그림 3-9 전기적 특성 측정 시 소자 구조 모식도

3.4.4 측정 시 인가되는 온도에 따른 소자특성

본 실험에서 앞에서 진행된 세 가지 실험결과로 가장 좋은 TFT소자의 특성을

갖는 조건을 이용하여 박막 트랜지스터 소자를 제작한 뒤 측정 시 인가되는 온

도가 박막 트랜지스터 특성에 미치는 영향에 대해 분석하였다.

다음 표는 ZnSnO를 스퍼터링 방법으로 올릴 때 사용된 본 연구의 공통적인

조건을 나타냈다.

- 43 -
표 3-5 측정 시 인가되는 온도에 따른 TFT 소자특성을 분석하기 위한공정 조건표

Sputtering Working Channel O2/(Ar+O Annealing

W/L
Power Pressure layer 2) ratio Condition

400℃
100W 5 mTorr 40nm 5% 150/10
(air)

그림 3-10 전기적 특성 측정 시의 시편 가열과 소자 구조 모식도

- 44 -
제 4장 결과 및 고찰

4.1 ZnSnO 단일막 분석

4.1.1 타원분광법 (Spectroscopic Ellipsometry) 분석

타원분광법을 이용하여 ZnSnO 재료만의 밴드갭을 알아보았다. 재료의 굴절률

과 소광 계수를 통해 흡수계수를 계산하였다. 그림 4-1은 굴절률과 소광계수에

대한 그래프이다. 광자에너지를 통해 파장을 알 수 있으므로 흡수계수를 계산할

수 있다. 그림 4-2에서와 같이 광자에너지에 대한 흡수계수의 제곱 값 (α2)을 외

삽법응 이용하여 밴드갭을 구할 수 있다. 이때 구한 밴드갭은 약 3.29eV이다.

2.4 0.3
Extinction Coefficent
Refractive Index

2.2 0.2

2 0.1

1.8 0
2 3 4
Photon Energy [eV]
그림 4-1 ZnSnO의 굴절률을 구하기 위한 그래프

- 45 -
4.1.2 원자력 현미경 (Atomic Force Microscopy) 분석

원자력 현미경을 통해 그림 4-2의 ZnSnO의 단일막의 표면을 관찰했다. 이 결

과는 스퍼터 8번 공정으로 p type 실리콘 웨이퍼 위에 ZnSnO의 40nm를 예상

하고 동시에 올린 뒤 열처리를 한 샘플이다. 결과적으로 온도에 따라서 정략적인

RMS (Root mean square) 값은 온도가 증가함에 따라 증가하는 것을 알 수 있

다.

표 4-1 온도에 따른 ZnSnO의 RMS(Root Mean Square) 값

As-deposited 200℃ 300℃ 400℃ 500℃

RMS (nm) 1.600 2.327 2.781 2.797 3.614

(a) As-deposited (b) 200℃

- 46 -
 ( c) 300℃ (d) 400℃

(e) 500℃

그림 4-2 열처리 온도에 따른 원자력 현미경 사진

4.1.3 X선 광전자 분광법 (XPS) 분석

스퍼터링 법으로 증착된 ZnSnO 박막의 화학적 성분분석을 위하여 XPS

(X-ray Photoelectron Spectroscopy)분석을 하였다. 그림 4-3은 XPS 분석의 스펙

스럼이다. 그림4-3은 (a)Zn 2p, (b)Sn 3d그리고 (c)O 1s은 ZTO의 As-deposited

- 47 -
박막 상태의 XPS 스펙트럼 분석 결과이다. Zn 2p3/2의 peak은 1021.4eV, Sn

3d5/2의 peak은 486.0eV, O 1s는 530eV이다. 본 연구에서 사용 된 타겟은 ZnO :

SnO = 3: 1이지만 박막의 성분은 Zn : Sn 의 비율이 약 4 : 1 At%의 비율로

분자 비율과 원자 비율의 약간의 차이가 있는 박막이 형성되었음을 알았다. 표

4-1에 기존의 다른 논문의 결과와 본 실험의 결과 peak를 비교했으며, 메인 성분

이외에 서브 peak에 대한 결과를 정리했다.

(a)Zn 2p 의 pick

- 48 -
 (b) Sn 3d의 peak

(c) O 1s의 peak

그림4-3 As- deposited ZnSnO 박막의 XPS 스펙트럼

- 49 -
 표 4-2 ZnSnO 분석 시 성분에 따른 peak과 atomic percent 비교[27]

성분 Main peak[eV] 기존 결과[eV] satellite peak[eV] At %

Zn Zn 2p3/2 1044.6 1044 Zn 2p1/2 1021.4 78.7

Sn Sn 3d5/2 486.0 486.25 Sn 3d3/2 493.0 21.3

O O 1s 530.0 530.6

4.1.4 XRD 분석

ZnSnO의 온도에 따른 결정성을 알아보기 위해 XRD 분석을 하였다. 분석을 하

기 위해  ×  유리기판 위에 ZnSnO를 100nm 증착 한 뒤 분석을 진

행하였다. 그림 4-4는 As deposited 샘플, 200℃, 300℃, 400℃, 500℃

로 열처리 온도의 샘플을 측정한 결과이다. 이 결과로 상온에서 증착 된

박막 뿐만 아니라 500℃에 이르기까지 비정질 구조를 가지는 것을 확인

할 수 있다. 기존의 다른 결과의 경우 약 600℃이상에서 결정성을 가지는

것으로 나타났다.[28] 아래 그림에서는 결정성 특성을 보이는 폭이 좁고

감도가 강한 peak이 아닌 대체로 폭이 넓은 형태의 peak를 가지고 있다.

이는 증착된 박막의 결정 주기성이 적어 X선에 의한 산란이 일어나지 않

고 특정 부분에서 ZnSnO 결정 구조의 경향성만 보인다.

- 50 -
 As-Deposited
200C
300C
400C
500C
Intensity [a.u.]

600C

10 20 30 40 50 60 70 80 90
2THETA [Degree]
그림 4-4 열처리 온도에 따른 XRD 분석

4.2 9가지 스퍼터링 공정조건으로 진행한 TFT 소자의 성능 결과

ZnSnO 박막을 전력, 산소 분압, 작업 압력의 변수를 입력하여 9가지 공정으로

나눴다. 각각의 공정에서 모두 증착률을 구해 채널층으로 사용되는 ZnSnO를

30nm 증착 한 뒤 박막 트랜지스터 소자 제작하였다. 제작 된 샘플의 박막 트랜

지스터 측정 결과를 표 4-2에 정리하였다.

- 51 -
 표 4-3 9가지 공정의 박막 트랜지스터 소자 성능 결과

on/oFF μfe.sat Vth S Slope

공정
ratio 2
(cm /V·s) (V) (V/decade)

1 4.95E+07 4.65 10.15 0.91

2 1.78E+08 8.15 9.50 0.98

3 3.04E+08 9.12 9.85 0.53

4 1.13E+07 0.003 10.24 0.92

5 3.50E+06 0.001 11.00 0.70

6 2.32E+08 5.89 5.45 0.61

7 4.01E+06 0.11 12.85 0.78

8 7.07E+08 9.90 7.13 0.49

9 1.59E+07 0.47 12.35 0.77

스퍼터링법을 이용하여 ZnSnO 증착 시 작업 압력을 5mTorr ~ 9mTorr로 하

였고, 산소분압을 0% ~ 5% 로 하고 전력은 50W ~ 100W로 변수를 두어 진행

하였다. 열처리는 Air 분위기에서 400 ℃로 1시간 진행하여 소자를 제작하였다.

측정은 Width가 150μm이고 Length가 10μm인 것을 택해서 측정하였다. 그림

4-1 (a)는 [공정8]의 ZnSnO 박막 트랜지스터의 전이(transfer)특성이다. 측정된 모

든 소자의 특성을 세부적으로 비교하면 위에 있는 표4-2에 정리하였다. 모든 면

에서 [공정8]의 소자의 특성이 우수한 결과를 나타내고 있다. [공정8]의 소자는 전

하 이동도가   ∙  로 높으며, S-slope의 경우도 0.49V/decade로

적은 전압의 변화에도 소자의 on-off가 되는 스위칭의 역할을 수행하기에

충분하다. on-off 비도 약 8승 이상을 보여 소자가 켜지고 꺼짐에 있어서

- 52 -
확실하게 구동이 가능하다는 것을 알 수 있다.

그림 4-1의 (b)는 박막 트랜지스터의 출력 (out-put)특성이다. 각 조건에서 게이

트 전압이 0V, 5V, 10V, 15V 일 때의 드레인 전류를 나타내고 있다. 트랜지스터

의 출력 특성은 드레인 전압에 따라 흐르는 전류의 세기와 게이트 전압의 변화를

한 번에 알 수 있다는 장점이 있다.

0.06

0.001 0.0004
0.05
Drain Current [A ]
Drain Current [A]

0.00035
-5
Drain Current [A]
10 0.04
0.0003

0.03 0.00025
-7
10
0.0002
0.02
-9
0.00015
10
1/2

0.01
0.0001
-5
10
-11
0 5 10
-30 -20 -10 0 10 20 30 40 50
0
Gate Voltage [V] -10 0 10 20 30 40 50

Drain Voltage [V]

(a) 전이(transfer)특성 그래프 (b) 출력(out-put)특성 그래프

그림 4-5 [공정8]의 박막 트랜지스터의 성능 그래프

4.3 채널층 두께 변수에 따른 박막 트랜지스터 소자 특성 결과

본 실험은 앞에서 얻은 8번 공정의 조건으로 채널층 두께 변수에 따른 TFT 소

자의 성능을 평가하였다. 공통된 스퍼터 조건으로는 전력은 100W, 산소 분압은

- 53 -
5%, 작업 압력은 5mTorr로 진행하였다. 채널층의 두께 변수는 10nm, 20nm,

30nm, 40nm, 50nm이다. 열처리는 Air 분위기에서 400℃로 1시간동안 진행하여

노광공정을 거친 뒤 열 증착법을 이용하여 소자에 Al 으로 전면 증착 한 뒤 리프

트 오프 공정을 통해 소스-드레인 전극을 얻을 수 있었다.

측정은 Width가 150μm이고 Length가 10μm인 것을 택해서 측정하였다. TFT 성

는 결과는 표 4-3에 정리하였다.

표 4-4 채널층 두께를 변수로 한 박막 트랜지스터 소자 성능 결과

active layer on/off μfe.sat Vth S Slope

thickness ratio (cm2/V·s) (V) (V/decade)

10 nm 8.90E+07 11.97 13.04 0.70

20 nm 6.26E+07 10.45 11.63 0.94

30 nm 6.30E+07 10.99 7.42 0.63

40 nm 8.22E+07 12.90 4.32 0.69

50 nm 3.79E+07 6.57 5.10 0.64

- 54 -
 0.001
(d)
Drain Current [A]

10
-5 (e)

(c)
-7 (b)
10
(a)
(a) 10 nm
-9 (b) 20 nm
10 (c) 30 nm
(d) 40 nm
(d) 50 nm
-11
10
-30 -20 -10 0 10 20 30 40 50

Gate Voltage [V]

그림4-6 채널층의 두께를 변수로 한 TFT 소자 성능 그래프

모든 조건에서 소자의 on-off 비는 7승 이상으로 소자가 켜지고 꺼짐에 있어서

확실하게 구동이 가능하다. 전하이동도에 있어서 채널층의 두께가 40nm일 때 로

가장 높다가 두께가 50nm가 되면서 전하 이동도 값이   ∙  에서

 ∙  로 감소한다. 문턱 전압 경우 채널층의 두께가 10nm에서

40nm로 증가하면서  에서  로 감소하다가 50nm가 되면서 

로 증가하였다. S slope은 전체적으로   이하의 값을 가졌다.

4가지 분석에서 채널층의 두께가 40nm일 때의 조건의 소자 특성이 우수했다.

전체적으로 채널층의 두께가 10nm에서 40nm로 증가할 때 TFT 성능이 좋아지다

- 55 -
가 두께가 50nm가 되면서 성능이 저하되는 것을 확일 할 수 있었다.

이 결과로 10nm부터 40nm까지 채널층의 두께가 두꺼워 질수록 캐리어로 작용

할 수 있는 전자의 수가 더 많음을 말할 수 있겠고 또한, 소스와 드레인을 통하

는 전자의 흐름이 커진다고 판단된다. [30],[31] 또한 채널층의 두께가 40nm에서

50nm로 두꺼워 질 때 박막 내의 트랩 (traps)이 생길 확률이 더 많기에 전하 이

동도가 급격히 감소한다고 판단된다.

4.4 Gate oxide 두께 변수에 따른 소자 특성 결과

본 실험은 앞에서 얻은 8번 공정의 조건과 active layer두께 40nm로 gate

oxide 두께 변수에 따른 TFT 소자의 성능을 평가하였다. 공통된 스퍼터 조건으로

는 power는 100W, O2 partial pressure (O2/(Ar+O2))는 5%, Working pressure는

5mTorr로 진행하였다. Active layer의 두께는 40nm 증착하였다. 열처리는 Air 분

위기에서 400℃로 1시간동안 진행하여 노광공정을 거친 뒤 열 증착법을 이용하여

소자에 Al으로 전면 증착 한 뒤 리프트 오프 공정을 통해 소스-드레인 전극을 얻

을 수 있었다. 측정은 Width가 150μm이고 Length가 10μm인 것을 택해서 측정

하였다. TFT 성능 결과는 표 4-4에 정리하였다.

- 56 -
 표 4-5 Gate oxide 두께를 변수로 한 TFT 소자 성능 결과

annealing on/off μfe.sat Vth S Slope

temperature ratio (cm2/V·s) (V) (V/decade)

700Å 8.01E+06 13.05 5.55 -

1000Å 1.05E+08 9.27 6.72 0.91

1300Å 3.04E+07 3.43 8.36 1.40

1600Å 8.39E+06 1.42 9.29 2.57

0.001
Drain Current [A]

-5
10

-7
10

700A
10
-9 1000A
1300A
1600A

-11
10
-30 -20 -10 0 10 20 30 40 50

Gate Voltage [V]

그림 4-7 gate oxide 두께를 변수로 한 TFT 소자 성능
그래프

- 57 -
 그림 4-7는 트랜지스터 전이(transfer) 특성을 gate oxide 두께별로 나타낸 그래

프이다. Gate oxide 두께가 두꺼워 질수록 문턱전압이 높아지고 캐리어 이동도

는 현저히 떨어짐을 살펴 볼 수 있다. 이는 웨이퍼에 의한 게이트 전극 쪽에서

소스 및 드레인 쪽으로 이동하는 캐리어의 스위칭 역할을 원활하게 한다는 것을

알 수 있으며 곧 두께가 얇기에 하부 전극에 의해서 상부 전극의 소스-드레인 쪽

의 이동이 빠르고 캐리어량이 증가할 수 있다는 것이라고 판단된다. 위 실험에서

는 Gate oxide의 두께가 1000Å을 가질 때 가장 좋은 소자의 특성을 보여주고

있다.

4.5 열처리 조건(산화, 환원)에 따른 소자 특성 결과

본 실험은 앞에서 얻은 8번 공정의 조건과 active layer두께 40nm로 gate

oxide 두께 1000Å로 열처리 조건과 온도를 변수를 두어 TFT 소자의 성능을 평

가하였다. 공통된 스퍼터 조건으로는 power는 100W, O2 partial pressure

(O2/(Ar+O2))는 5%, Working pressure는 5mTorr로 진행하였다. Active layer의 두

께는 40nm 증착하였다. 열처리는 산화와 환원 분위기에서 상온, 200℃, 300℃,

400℃, 500℃로 1시간동안 진행하여 노광공정을 거친 뒤 열 증착법을 이용하여

소자에 Al으로 전면 증착 한 뒤 리프트 오프 공정을 통해 소스-드레인 전극을 얻

을 수 있었다.

측정은 Width가 150μm이고 Length가 10μm인 것을 택해서 측정하였다. TFT

- 58 -
성능 결과는 표 4-6와 표 4-7에 정리하였다.

표 4-6 열처리 온도를 변수로 한 TFT 소자 성능 결과 (산화)

annealing on/off μfe.sat Vth S Slope

temperature ratio (cm2/V·s) (V) (V/decade)

Room temp. 2.81E+05 0 - -

200℃ 1.73E+03 0 - -

300℃ 8.+61E+7 2.64 10.46 0.71

400℃ 3.63E+07 3.63 5.55 0.70

500℃ 3.93+07 8.70 4.61 0.65

표 4-7 열처리 온도를 변수로 한 TFT 소자 성능 결과 (환원)

annealing on/off μfe.sat Vth S Slope

temperature ratio 2
(cm /V·s) (V) (V/decade)

as deposited 2.81E+05 0 - -

200℃ 5.57E+05 0 - -

300℃ 1.58E+08 3.22 6.02 0.47

400℃ 8.84E+07 7.65 7.19 0.94

500℃ 3.79E+07 10.97 4.38 0.91

- 59 -
 0.01 0.01
Room temp. Room temp.
o
200 C o
200 C
o
-4 300 C -4
10 10
Drain Current [A]

Drain Current [A]

o
o
400 C 300 C
o o
500 C 400 C
o
-6 -6 500 C
10 10

-8 -8
10 10

-10 -10
10 10

-12 -12
10 10
-30 -20 -10 0 10 20 30 40 50 -30 -20 -10 0 10 20 30 40 50

Gate Voltage [V] Gate Voltage [V]

(a) 열처리 온도에 따른 TFT 출력 (b) 열처리 온도에 따른 TFT 출력

그래프 (산화) 그래프 (환원)

그림 4-8 열처리 조건을 변수로 한 TFT 소자 성능 그래프

산화, 환원 분위기 열처리에서 열처리가 되지 않은 샘플과 200℃로 열처리 된

샘플은 TFT 전하 이동도가 0 이고 on-off ratio도 5승 이하로 TFT 소자로서의 역

할을 하지 못하였다. 두 조건 모두 열처리 온도 300℃, 400℃, 500℃ on-off 비율

이 7승 이상으로 소자의 켜지고 꺼짐의 구동이 확실하게 나타나는 것을 확인할

수 있었다. 또한 전하 이동도도 300℃부터 500℃까지 온도가 증가함에 따라 증

가하는 것을 볼 수 있었다. 두 조건(산화분위기, 환원분위기) 모두 500℃에서

TFT 소자의 성능이 가장 좋은 것을 알 수 있다.

산화분위기와 환원 분위기를 500℃ 열처리한 TFT 소자의 성능을 비교하여 보

자면 산화 분위기에서는 전하이동도가   ∙  이고 환원 분위기에서

는   ∙  로 환원분위기가 산화분위기 보다 전하 이동도가 더 높

- 60 -
은 값을 가졌다. on-off 비율은 두 분위기 모두 7승 이상으로 소자의 구

동에 문제가 없고 threshold voltage는 산화분위기에서  이고 환원분

위기는  로 환원분위기가 조금 더 적은 값을 가졌다.

4.6 측정 시 인가되는 온도에 관한 소자특성 결과

본 실험은 앞에서 얻은 8번 공정의 조건과 채널층두께 40nm로 gate oxide 두

께 1000Å로 열처리 조건 air 분위기 500℃로 하고 측정 시 스테이지의 온도를

변수를 두어 박막 트랜지스터 소자의 성능을 평가하였다. 공통된 스퍼터 조건으로

는 전력은 100W, 산소 분압은 5%, 작업압력은 5mTorr로 진행하였다. 채널층의

두께는 40nm 증착하였다. 노광공정을 거친 뒤 열 증착법을 이용하여 소자에 Al

으로 전면 증착 한 뒤 리프트 오프 공정을 통해 소스-드레인 전극을 얻을 수 있

었다. 스테이지의 온도 변수는 상온 (25℃), 50℃, 75℃, 100℃로 나누어서 진행하

였고 온도가 다 올라간 뒤 15분 동안 예열시간을 갖고 측정을 진행하였다.

측정은 Width가 150μm이고 Length가 10μm인 것을 택해서 측정하였다. 박막

트랜지스터 성능 결과는 표 4-7에 정리하였다.

- 61 -
표 4-8 측정 시 스테이지 온도를 변수로 한 박막트랜지스터 소자 성능 결과

annealing on/off μfe.sat Vth S Slope

temperature ratio (cm2/V·s) (V) (V/decade)

25℃ 3.11E+07 9.63 5.32 0.97

50℃ 2.04E+07 9.49 5.55 2.1

75℃ 7.76E+06 9.22 5.78 3.74

100℃ 2.29E+06 9.01 6.25 3.81

0.001
Drain Current [A]

-5
10

-7
10
Room temp.
o
50 C
-9
10 o
75 C
o
100 C
-11
10
-30 -20 -10 0 10 20 30 40 50

Gate Voltage [V]

그림 4-9 측정 시 스테이지 온도에 따른 박막트랜지스터 특성
그래프

그림4-9는 박막트랜지스터 소자 측정 시 가해지는 온도에 따른 특성을 나타낸

- 62 -
것이다. 소자 측정 시 가해지는 온도는 상온, 50℃, 75℃, 100℃로 25℃간격으로

측정을 진행하였고 온도가 올라감에 따라 on-off 비율이 감소하는 것을 확인 할

수 있다. on 전류는 온도가 올라감에 따라 일정한데 비해 off 전류가 증가하는 것

을 알 수 있다. 측정 시 가해지는 온도가 증가함에 따라 전하 이동도가

 ∙  에서   ∙  로 감소하였고 threshold voltage는 

에서  로 증가하였다. 또한 S slope도   에서  

로 증가하여 전체적으로 TFT 성능의 저하되는 것을 확인할 수 있었다.

- 63 -
제5장 결론

RF 마그네트론 스퍼터링 법을 이용하여 증착한 ZnSnO 박막을 광학적, 구조적,

화학적, 전기적 특성 방법을 통해 분석하였다. 기존의 결과에 의하면 ZnSnO의 결

정학적 상태는 비정질이라고 알려져 있듯이 XRD 분석을 통해 증착된 박막의 특

성이 비정질 상태임을 확인하였다. 현재 산화물 반도체로 가장 많이 연구 되고

있는 a-IGZO를 대체할 차세대 디스플레이로써 ZnSnO 박막 트랜지스터로의 적용

에 적합한 재료임을 알았다.

실험 계획법으로 진행한 박막 트랜지스터 소자의 성능평가에서 스퍼터 조건이

전력이 100W, 산소 분압이 5%, 작업 압력이 5mTorr에서 가장 우수한 박막 트랜

지스터 성능이 나타났고 채널층의 두께 변수에 따른 소자 특성 결과에서는 40nm

에서 on/off 비율이    이고 문턱전압이  이고 전하이동도가

 ∙  이고 S slope이 0.69로 가장 뛰어난 성능을 보였다. 이 결

과로 10nm부터 40nm까지 채널층의 두께가 두꺼워 질수록 캐리어로 작용

할 수 있는 전자의 수가 더 많음을 말할 수 있겠고 또한, 소스와 드레인을

통하는 전자의 흐름이 커진다고 말할 수 있다. 또한 Gate oxide 두께 변

수에 따른 소자 특성 결과에서는 gate oxide의 두께가 700Å일 때 전하이

동도에서   ∙  로 가장 크게 나왔지만 off 전류와 on 전류가 변

하는 뚜렷한 경계가 없어 소자로써의 활용은 불가능 하다. gate oxide 두

께가 1000Å일 때, on/off 비율이    이고 문턱전압도  이다.

이를 통해 Gate oxide 두께가 두꺼워 질수록 문턱전압이 높아지고 캐리어

이동도는 현저히 떨어짐을 살펴 볼 수 있다. 이는 웨이퍼에 의한 게이트

- 64 -
전극 쪽에서 소스 및 드레인 쪽으로 이동하는 캐리어의 스위칭 역할을 원

활하게 한다는 것을 알 수 있다. 이는 곧 두께가 얇기에 하부 전극에 의해

서 상부 전극의 소스-드레인 쪽의 이동이 빠르고 많이 할 수 있다는 것을

알 수 있다. 그리고 전하 이동도는  ∙  이고 S slope도

  로 실험한 소자들 중 가장 작았다. 따라서 박막 트랜지스터

소자로써 구동할 수 있는 최적의 gate oxide 두께는 1000Å이다. 다음 실

험인 열처리 조건에서 산화 분위기와 환원 분위기 모두 500℃에서 박막

트랜지스터 특성이 가장 뛰어 났고 전하 이동도는 산화 분위기에서는

 ∙  , 환원 분위기에서는  ∙  로 환원분위기에서 더 높

은 전하 이동도를 가졌고 나머지 분석에서는 비슷한 on/off 비율과 문턱전

압 그리고 S slope 값을 갖는다.

박막 트랜지스터 소자의 조건을 최적화 한 뒤 마지막으로 앞의 실험에서 측정

시 인가되는 온도에 따른 소자의 특성에서 상온에서의 경우 전하 이동도가

 ∙  이던 소자가 온도가 올라갈수록   ∙  ,

  ∙  ,   ∙  로 감소하는 경향을 확인하였다. 또한 on/off

비율과 threshold voltage, S slope도 성능이 저하되는 것을 확인 할 수 있

었다.

본 실험의 결과를 바탕으로 ZnSnO 박막이 박막 트랜지스터 소자의 채널층으로

적용하여 나타나는 특성을 파악함으로써 고성능의 박막 트랜지스터 구현에 적용

한다면 공정 중에 발생하는 오차를 줄일 수 있을 것이라 판단된다. 또한 ZnSnO

박막의 특성을 최적화 하여 차세대 디스플레이에 적용한다면 고성능의 소자를 구

현할 수 있으리라 기대된다.

- 65 -
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 Abstract

Fabrication and Physical/Chemical characterization of ZnSnO-Based

Oxide Thin Film Transistors.

Woori Do

Department of Materials Science and Engineering

Graduate School

Hongik University

Sputtering method is used to effectively deposit oxide semiconductors on

broad substrates. This procedure is relatively simple and can be conducted in

low temperatures. Such amorphous oxide semiconductors have been receiving

attentions with advantages such as high mobility, low process temperature,

and affordable production cost. This experiment focuses on using amorphous

oxide semiconductor to evaluate characteristics of thin film and its potential

usage in transistor device production and the device's features.

Thin film characteristics evaluation utilizes Alpha-Step to calculate the rate

of deposition and while using spectroscopic ellipsometry to assess band gap.

The quality of the thin film and its surface was analyzed with atomic force

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microscopy and chemi-quantitative ZnSnO properties of the thin film was

inspected through x-ray photoelectron spectroscopy.

Thin film transistor was developed with transparent oxide semiconductor.

Then to assess its usability as a transistor device, ZnSnO thin film was

deposited on as the N-type material.

Sputtering conditions, such as power (100W), oxygen partial pressure (5%)

and working pressure (5mTorr) were optimized to evaluate the variations in

trainsistor characteristics depending on the thickness of the active layer, the

oxide layer, and the annealing temperature. Characteristics of transistor

depending on the variation of temperature at the moment of examination was

factored into the assessment of the accurate optimizational conditions of

ZnSnO-based oxide thin-film transistor.

The reproductional error range of similar experiments can be expected to

be improved by adopting the results of this experiment. In addition, higher

quality devices can be developed by optimizing ZnSnO thin films and applying

them to the next-generation displays.

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